扫描可测试逻辑电路制造技术

逻辑电路，包含：至少第一组合逻辑电路４２；具有数据输入ｄ和数据输出ｑ的第一数据锁存器４４，所述数据输出ｑ被连接到所述第一组合逻辑电路４２的输入；第二可扫描数据锁存器４３，具有连接到所述第一数据锁存器４４的数据输入ｄ的输出ｑ；第三可扫描数据锁存器４７，具有连接到所述第一组合逻辑电路４２的输出的输入ｄ，其中第二可扫描数据锁存器４３适合于由第一时钟ｃｌｋ１驱动，第一数据锁存器４４和第三可扫描数据锁存器４７适合于由第二时钟ｃｌｋ２驱动，第一和第二时钟ｃｌｋ１和ｃｌｋ２是非重叠时钟信号。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种扫描可测试(scan-testable)逻辑电路以及一种用于测试扫描可测试逻辑电路的方法。美国专利3,761,695最初公开了如附图说明图1描绘的根据LSSD-设计规则的传统电路设计。LSSD表示电平敏感扫描设计。该电路包含两种不同种类的锁存器14和16。锁存器16是常规的d锁存器。D锁存器具有一个输入d(数据输入)和一个输出q(数据输出)。此外，d锁存器16具有图1中称为clk2的时钟输入。只要时钟输入clk2为低，输出q就不呈现图1中在d锁存器16输入d上的值。该锁存器是“不透明的”，并且来自于锁存器16的输出q保持不变。如果时钟输入clk2为高的状态，则D锁存器就变得“透明”。在这种情况下，输出q呈现d锁存器输入d处的值。这样，经由d锁存器的信息传递与时钟clk2的电平同步。图1中的锁存器14是可扫描的或可测试的锁存器。这意味着为了测试，信息可以被从外部引入到所述锁存器。锁存器14还具有图1中的d输入(数据输入)，输出q和称为clk1的时钟输入。此外，锁存器14包含输入ti和输入te。te表示测试使能，ti表示测试输入。只要到可扫描锁存器的测试使能输入te为低状态，图1中的锁存器14与图1中锁存器16的作用正好相同。只要测试使能输入te为低，到锁存器14的输入ti对锁存器14的输出q就没有影响。一旦测试使能te为高状态，则仅测试输入ti可以被锁存到输出q。这样，信息可以从外部源引入到锁存器14。图1中的参考符号10和12指组合逻辑电路。PI表示到组合逻辑电路10的信息输入，参考符号PO表示来自于图1中组合逻辑电路12的信息输出。图1中的时钟clk1和clk2是非重叠时钟。这意味着只有当时钟2为低，则时钟1为高，反之亦然。图1中的锁存器14和16代表移位寄存器。信息通过锁存器14和16顺序地转移。图1中的参考符号10和12代表组合逻辑电路。组合逻辑元件是具有特征为离散状态的至少一个输出信道和一个或多个输入信道的装置，以致于在任何瞬时，每个输出信道的状态完全地由相同瞬时的输入信道的状态确定。与此相反，时序逻辑电路是采用一个或多个输入和一个或多个输出的电路设计，它们的状态与定义的规则有关，所述规则部分地取决于先前的状态。时序电路的输出取决于当前输入和先前的输入。通过将组合逻辑电路的输出反馈回到它的输入，组合逻辑电路被变成时序电路。输出状态取决于输入的先前状态。逻辑系统的功能单元由组合以及时序电路组成。尽管计算程序对用于组合电路的计算测试以及测试模式(test pattern)是可用的，但是这种程序用于时序电路是困难的，并且对于复杂时序逻辑电路产生测试模式的问题还没有发现通用的解决方案。因此，有必要的是，应该有效地将逻辑系统中的所有时序电路简化为组合电路，从而在电路网络上实现测试程序。这可以传统地通过将锁存器14和16插入到图1的电路中实现。为了测试模式1中的组合逻辑电路10，必须在预定时间点已知到组合逻辑电路的输入，并且必须同时测量输出。组合逻辑电路10的输入包含输入PI，其可以被外部限定，以及由反馈回路提供的输入。反馈输入通过经由锁存器14将测试输入转移到锁存器16而被限定。当时钟2为低，时钟1为高时，锁存器16的输出是到组合逻辑电路10的输入。在这种情况下，锁存器14的测试使能输入变为低，以致于组合逻辑电路的输出是进入锁存器14的输入。锁存器14的输出代表对于预定输入的组合逻辑10的响应。这样，组合逻辑电路代表可以被测试的子系统。此外，为了测试，锁存器14和16可以被用于限定在另一时间点上到组合逻辑电路12的输入。组合逻辑电路12代表逻辑子系统，其输出可以直接地在输出PO上被测量。图1中的电路代表电平敏感逻辑系统。如果并且只有当对于任何允许的输入状态改变的稳态响应不依赖于电路和系统内的线延迟时，逻辑系统是电平敏感的。而且，如果输入状态改变包括多于一个输入信号的改变，则响应一定不依赖于它们改变的顺序。稳态响应是所有逻辑门输出，特别是诸如触发器或反馈回路等内存储器元件输出的终值。假定电平敏感系统以改变之间具有足够时滞的允许的输入状态改变的序列的结果操作，从而允许该系统稳定在新的内状态。术语“允许的输入状态改变”暗示着对于输入改变的限制。这些限制几乎专门地应用于信号中的系统时钟。图1中的电路代表根据上述定义限定的电平敏感扫描设计。时钟信号clk1和clk2具有设定锁存器14和16的足够长的持续时间。时钟信号clk1和clk2的高相位必须对改变存储在所述锁存器中的值是足够的。此外，在时钟信号clk1和clk2的高到低转变之前的时间间隔必须足够允许所有锁存器改变，从而穿过由反馈连接激活的组合逻辑电路。这样一种操作满足对于电平敏感系统的要求，并且确保了对电路参数最小的依赖。图1中的电路是电平敏感逻辑系统的实例。图1的电路是时序逻辑系统。图1的时序逻辑电路以这样的一种方式设计，即可以通过利用对于组合逻辑网络自动产生的测试模式测试它的组合逻辑子系统来测试它。因此，时序测试产生的问题可以被简化为组合测试生成问题。可以仅利用组合模式测试的时序逻辑电路可以通过按照下面的规则设计。到电路的组合子系统的输入或者必须直接地由数据输入PI控制，或者它必须由如图1中锁存器14和16构成的移位寄存器(srl)的输出控制。移位寄存器的d锁存器连接到组合子系统的输入。此外，组合逻辑子系统的输出或者必须直接地可观察，或者从如图1中锁存器14和16构成的移位寄存器的输入可观察。在闭环的情况下，移位寄存器可以被用于控制输入以及观察如图1中示出的组合网络的输出。这样，组合逻辑系统可以彼此独立地测试。图2示出了一个传统的L1L2电路。该电路设计最初公开在美国专利4,293,919中。电路以这样一种方式设计，即它可以仅利用组合测试模式进行测试。该设计不同于根据上面用于LSSD电路的规则的设计。图2的电路包含三个组合逻辑电路10，22，26。组合逻辑电路10具有一个输出，其经由锁存器14和16与它的输入连接。因此，组合电路10，锁存器14，16，以及组合电路12相应于图1中的电路构造。图2的电路由于组合逻辑电路22和26不同于图1中的电路。组合逻辑电路22的输出经由锁存器24被连接到组合逻辑电路26的输入。组合逻辑电路26的输出经由锁存器28被连接到组合逻辑电路22的输入。请注意，图2电路的新的底部部分构成了闭环。组合逻辑电路22和26是闭环的一部分。让我们考虑，为了相应于上面解释的LSSD设计规则，图2的电路将必须如何被修改。由于包含组合逻辑电路22和26的闭环，图2电路的较低部分构成了时序逻辑电路。根据LSSD设计规则，这样一种时序电路通过在闭环内插入移位寄存器锁存器而变得可测试。图1的移位寄存器必须连接到组合逻辑电路22的输出。移位寄存器被用来控制组合逻辑电路26的输入。组合逻辑电路26的另一个输入可以由输入PI控制。此外，相应的锁存器对必须观察组合逻辑电路26的输出，以及控制到组合逻辑电路22的反馈输入。因此，图2中的电路将包含如图1的一对锁存器14和16，相应地代替锁存器24和28。图2的电路明显地较不复杂，因为它包含比由LSSD设计规则需要的更少的锁存器。该电路包含两个可扫描锁存器24和28，其由不本文档来自技高网...

【技术保护点】
逻辑电路，包含：－至少第一组合逻辑电路（４２），－具有数据输入（ｄ）和数据输出（ｑ）的第一数据锁存器（４４），所述数据输出（ｑ）被连接到所述第一组合逻辑电路（４２）的输入，－第二可扫描数据锁存器（４３），具有连接到所述第一数据锁存器（４４）的数据输入（ｄ）的输出（ｑ），以及－第三可扫描数据锁存器（４７），具有连接到所述第一组合逻辑电路（４２）的输出的输入（ｄ），其中，第二可扫描数据锁存器（４３）适合于由第一时钟（ｃｌｋ１）驱动，第一数据锁存器（４４）和第三可扫描数据锁存器（４７）适合于由第二时钟（ｃｌｋ２）驱动，第一和第二时钟（ｃｌｋ１和ｃｌｋ２）是非重叠时钟信号。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：FJ特比斯特，AMG彼得斯，
申请(专利权)人：皇家飞利浦电子股份有限公司，
类型：发明
国别省市：NL[]