集成在半导体芯片上、用于互连电容（Cx）测量的电路制造技术

本发明专利技术涉及一种用于硅上互连电容（Ｃ↓［ｘ］）提取的芯片上电路，所述电路对集成的晶体管中的工艺变化进行自补偿。所述电路（１０）包括：信号发生装置（２０），用于产生连接到第一信号延迟装置（３１）和第二信号延迟装置（３２）的周期性脉冲信号，所述第一信号延迟装置（３１）和第二信号延迟装置（３２）用于分别延迟所述脉冲信号，其中，所述第二信号延迟装置（３２）被构造成具有受所述互连电容（Ｃ↓［ｘ］）影响的延迟；逻辑ＸＯＲ门（３５），用于连接所述第一延迟装置（３１）的第一延迟信号和所述第二延迟装置（３２）的第二延迟信号，所述逻辑ＸＯＲ门（３５）连接到信号积分装置（４０）；以及所述信号积分装置（４０）连接到模数转换装置（５０）。同时，在传统的未补偿（如只有延迟线）的系统中的误差可能高至３０％，而在根据本发明专利技术的电路中，由于前端中的工艺变化导致的误差为大约２％。此外，提供数字格式的输出，因而能够以简单的外部硬件快速地测量输出。此外，脉冲信号频率可以用作监视器，来测量前端中的工艺变化。此外，由于电路（１０）非常精确且很容易测量，所以该电路是作为将来制造的各种芯片的工艺监视器的最好选择。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及根据权利要求1所述的电路、根据权利要求8所述的方法以及根据权利要求10所述的半导体芯片。
技术介绍
随着工艺技术稳定地缩小以及设计尺寸的增加，需要提供合适的精度级的新的互连验证工具。通常，互连验证通过提取工具和分析工具的结合来实现。提取工具提供用于互连的RC值，所述RC值依次被分析工具使用。因此，分析的质量取决于提取的质量。一般而言，评价互连提取工具的关键因素是容量、精度和速度。因此，在深亚微米(DSM)和超深亚微米(UDSM)超大规模集成(VLSI)电路中，对本地测量(最合适的是在芯片上测量)工艺的重要变量的需求日益增加。如果能够快速且有效地测量工艺变化，则可改进芯片的质量控制，提供更好的硅速度评价，有助于控制操作参数如电压和频率，以优化速度和功率耗散。晶体管是前端(front-end)，互连是后端(back-end)。以前已经采用多种不同的方法来测量芯片上电容。这些方法包括环形振荡器(ringos)、桥、匹配晶体管、RC时间测量等。这些工艺要么不精确，要么需要专用的外部硬件来测量。如果能够容易地测量芯片上电容，则有助于工程师在芯片质量控制中评价速度和诊断工艺失败本文档来自技高网...

【技术保护点】
一种电路（１０），所述电路（１０）集成在半导体芯片上、用于互连电容（Ｃ↓［ｘ］）测量，所述电路（１０）包括：信号发生装置（２０），所述信号发生装置（２０）用于产生连接到第一信号延迟装置（３１）和第二信号延迟装置（３２）的周期性脉冲信号，用于分别延迟所述脉冲信号，其中，所述第二信号延迟装置（３２）被构造成具有受所述互连电容（Ｃ↓［ｘ］）影响的延迟；逻辑ＸＯＲ门装置（３５），所述逻辑ＸＯＲ门装置（３５）用于分别连接所述第一延迟装置（３１）的第一延迟信号和所述第二延迟装置（３２）的第二延迟信号，所述逻辑ＸＯＲ门装置（３５）连接到信号积分装置（４０）；以及所述信号积分装置（４０）连接到模数转换装置（５...

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：普鲁维斯恩达克拉，马塞尔佩尔戈姆，吉恩G威尔宁，亨德里克斯JM维恩德里克，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]