元胞结构及其应用的半导体组件制造技术

本申请是一种元胞结构及其应用的半导体组件，所述元胞结构结边缘区包括一个以上的环单元，所述元胞结构包括半导体衬底，其上设置多数个第一与第二槽单元，每一槽底设置对应第一与第二槽单元的载流子势垒区与电场屏敝区，槽内设置导电材料而对应形成二栅极区。源体区设置于相邻第一槽单元之间并接触半导体衬底顶部的第一金属层，浮空区设置于第一与第二槽单元之间并通过绝缘介质与第二金属层隔离，所述源体区表面紧贴所述第一槽单元与所述第二槽单元中至少一者的侧边设置有一个以上的源区。半导体衬底底部则设置第一半导体区及其接触的第二金属层。本申请通过浮空区的设计来提升槽刻蚀窗口的偏移容错性，以稳定器件制成后的栅控性能。

【技术实现步骤摘要】
元胞结构及其应用的半导体组件
本申请涉及半导体
，特别是关于元胞结构及其应用的半导体组件。
技术介绍
沟槽功率半导体器件具有集成度高、输入阻抗高、驱动功率小、驱动电路简单、导通电阻低、导通压降低、开关速度快、开关损耗小等诸多特点，广泛应用于各类电源管理及开关转换。例如常见的绝缘栅双极型晶体管(InsulatedGateBipolarTransistor，IGBT)，其由绝缘栅场效应管(MOS)与双极性晶体管(BJT)组成的复合全控型电压驱动式功率半导体器件，就具备上述特点。为更进一步提高器件的鲁棒性及电流密度，一种应用深浅槽相结合的新型器件被提出，然而，这种功率半导体器件制程，需严格调整各部位半导体材料的浓度及掺杂程度，以有效控制器件的性能，故工艺要求相对较为严苛。若是材料掺杂精度有误，浅槽下掺杂区通过扩散到达深槽周边，除产生横向扩散外更会产生纵向扩散，因此较容易产生与其它相异导电性质的半导体区域形成相互补偿的风险，半导体器件失去栅控性能。而且，当槽的刻蚀窗口发生套偏时，就会使得某一侧半导体区域靠近深槽处浓度与预定需求有所偏差，造成与深槽配合的结构有误，从而产生较差的导通路径或是产生预想之外的空穴通道，使得器件导通压降大幅增加。
技术实现思路
为了解决上述技术问题，本申请的目的在于，提供一种元胞结构及其应用的半导体组件，通过元胞结构的改良而控制槽刻蚀窗口的偏移容错性。本申请的目的及解决其技术问题是采用以下技术方案来实现的。依据本申请提出的一种半导体器件的元胞结构，其特征在于，所述元胞结构包括：第一导电类型的半导体衬底；多数个槽单元，设置在所述半导体衬底的第一侧，所述多数个槽单元包括第一槽单元与第二槽单元，所述第一槽单元分隔设置，所述第二槽单元设置于所述第一槽单元两外侧；第一栅极区，设置于所述第一槽单元内，通过第一介质与所述半导体衬底相隔离；第二栅极区，设置于所述第二槽单元内，通过第二介质而与所述半导体衬底相隔离；第一导电类型的载流子势垒区，设置邻接于所述第一槽单元的底部；第二导电类型的电场屏敝区，设置于邻接所述第二槽单元的底部；第二导电类型的源体区，设置所述第一槽单元的内侧间隔，所述源体区设置有一个以上的第一导电类型的源区，所述源区紧贴所述第一槽单元的所述第一介质，所述源体区及所述源区位在所述半导体衬底表面；浮空区，设置于所述第一槽单元与所述第二槽单元的间隔；第一金属层，设置于所述半导体衬底顶部，所述第一金属层接触所述源体区，并通过第三介质隔离所述浮空区及隔离部分或全部的所述第一槽单元；第一半导体区，设置在所述半导体衬底的第二侧，所述第二侧与所述第一侧为相对侧；以及，第二金属层，设置接触所述第一半导体区。本申请解决其技术问题还可采用以下技术措施进一步实现。在本申请的一实施例中，所述浮空区还包括设置于至少其一所述第二槽单元的外侧，且通过所述第三介质与所述第一金属层相隔离。在本申请的一实施例中，所述第二栅极区表面全部与所述第一金属层接触。在本申请的一实施例中，所述第三介质对应所述第二槽单元的槽口局部位置设置有开口，所述第一金属层通过所述开口接触所述第二栅极区。在本申请的一实施例中，所述第一槽单元与所述第二槽单元的槽口宽度为相同或相异。在本申请的一实施例中，所述第二槽单元的深度大于或等于所述第一槽单元。在本申请的一实施例中，所述第一槽单元的一外侧设置的所述第二槽单元为多数个，所述的多数个第二槽单元底部均邻接设置有所述的第二导电类型的电场屏蔽区。在本申请的一实施例中，所述的多数个第二槽单元之间设置一个以上第三槽单元，所述第三槽单元结构等同所述第一槽单元，所述第三槽单元至少一者的所述第一栅极区连接所述第一金属层。在本申请的一实施例中，所述的第三槽单元底部设置有所述的第一导电类型的载流子势垒区，所述的第一导电类型的载流子势垒区与相邻的所述第二槽的所述第二介质相接触。在本申请的一实施例中，所述电场屏敝区，至少有二者相邻接。在本申请的一实施例中，所述源体区还设置于所述第二槽单元的间隔中并接触所述第一金属层。在本申请的一实施例中，所述第二槽单元的间隔中还设置有第一种导电类型的第二半导体区以邻接所述源体区，所述第二半导体区掺杂浓度与所述半导体衬底掺杂浓度相异或相同。在本申请的一实施例中，所述源区为第一导电类型或第二导电类型。在本申请的一实施例中，所述源区为重掺杂区或轻掺杂区。在本申请的一实施例中，所述第一导电类型为N型，所述第二导电类型为P型。在本申请的一实施例中，所述第一导电类型为P型，所述第二导电类型为N型。在本申请的一实施例中，所述源区为N型时作为电子源区，所述源区为P型时作为空穴源区。在本申请的一实施例中，所述第一半导体区域为第一导电类型或第二导电类型。在本申请的一实施例中，所述第一半导体区域的一侧设置有与其导电类型相同或相异的第三半导体区。在本申请的一实施例中，所述第一半导体区域的同层侧边设置有与其导电类型相异的第四半导体区。在本申请的一实施例中所述浮空区为第一导电类型半导体、第二导电类型半导体或绝缘物质。在本申请的一实施例中，所述栅极区与所述阴极区为导电材料，其包括多晶硅或具导电能力的金属材料。在本申请的一实施例中，前述的各类半导体的材料包括硅(Si)材料或碳化硅(SiC)材料。在本申请的一实施例中，所述第一介质、所述第二介质与所述第三介质可选择性的采用包括二氧化硅或苯环丁烯(BCB)或聚酰亚胺(PI)、二氧化硅与其它物质的复合层，例如二氧化硅与氮化硅的复合层、二氧化硅与聚酰亚胺(PI)的复合层…等绝缘材料。本申请的另一目的的一种半导体器件，包括元胞区与终端区，其特征在于，所述元胞区包括一个以上的元胞，所述元胞的结构包括：N型半导体衬底；多数个槽单元，设置在所述N型半导体衬底的第一侧，所述多数个槽单元的内部设置有多晶硅，所述多数个槽单元包括第一槽单元与第二槽单元，所述第一槽单元分隔设置，所述第二槽单元设置于所述第一槽单元两外侧；所述多晶硅设置于所述第一槽单元内作为第一栅极区，通过第一介质与所述半导体衬底相隔离；所述多晶硅设置于所述第二槽单元内作为第二栅极区，通过第二介质而与所述半导体衬底相隔离；N型载流子势垒区，设置邻接于所述第一槽单元的底部；P型电场屏敝区，设置于邻接所述第二槽单元的底部；P型源体区，设置于所述第一槽单元的内侧间隔，所述P型源体区设置有一个以上的N型源区，所述N型源区紧贴所述第一槽单元的所述第一介质，所述P型源体区及所述N型源区位在所述半导体衬底表面；浮空区，设置于所述第一槽单元与所述第二槽单元的间隔；第一金属层，设置于所述半导体衬底顶部，所述第一金属层接触所述源体区，并通过第三介质隔离所述浮空区及隔离部分或全部的所述第一槽单元；P型半导体区，设置在所述半导体衬底的第二侧，所述第二侧与所述第一侧为相对侧；以及，第二金属层，设置接触所述P型半导体区。本申请通过浮空区以调节浅槽底部掺杂区可本文档来自技高网...

【技术保护点】
1.一种半导体器件的元胞结构，其特征在于，所述元胞结构包括：/n第一导电类型的半导体衬底；/n多数个槽单元，设置在所述半导体衬底的第一侧，所述多数个槽单元包括第一槽单元与第二槽单元，所述第一槽单元分隔设置，所述第二槽单元设置于所述第一槽单元两外侧；/n第一栅极区，设置于所述第一槽单元内，通过第一介质与所述半导体衬底相隔离；/n第二栅极区，设置于所述第二槽单元内，通过第二介质而与所述半导体衬底相隔离；/n第一导电类型的载流子势垒区，设置邻接于所述第一槽单元的底部；/n第二导电类型的电场屏敝区，设置邻接所述第二槽单元的底部；/n第二导电类型的源体区，设置所述第一槽单元的内侧间隔，所述源体区设置有一个以上的第一导电类型的源区，所述源区紧贴所述第一槽单元的所述第一介质，所述源体区及所述源区位在所述半导体衬底表面；/n浮空区，设置于所述第一槽单元与所述第二槽单元的间隔；/n第一金属层，设置于所述半导体衬底顶部，所述第一金属层接触所述源体区，并通过第三介质隔离所述浮空区及隔离部分或全部的所述第一槽单元；/n第一半导体区，设置在所述半导体衬底的第二侧，所述第二侧与所述第一侧为相对侧；以及/n第二金属层，设置接触所述第一半导体区。/n...

【技术特征摘要】
1.一种半导体器件的元胞结构，其特征在于，所述元胞结构包括：
第一导电类型的半导体衬底；
多数个槽单元，设置在所述半导体衬底的第一侧，所述多数个槽单元包括第一槽单元与第二槽单元，所述第一槽单元分隔设置，所述第二槽单元设置于所述第一槽单元两外侧；
第一栅极区，设置于所述第一槽单元内，通过第一介质与所述半导体衬底相隔离；
第二栅极区，设置于所述第二槽单元内，通过第二介质而与所述半导体衬底相隔离；
第一导电类型的载流子势垒区，设置邻接于所述第一槽单元的底部；
第二导电类型的电场屏敝区，设置邻接所述第二槽单元的底部；
第二导电类型的源体区，设置所述第一槽单元的内侧间隔，所述源体区设置有一个以上的第一导电类型的源区，所述源区紧贴所述第一槽单元的所述第一介质，所述源体区及所述源区位在所述半导体衬底表面；
浮空区，设置于所述第一槽单元与所述第二槽单元的间隔；
第一金属层，设置于所述半导体衬底顶部，所述第一金属层接触所述源体区，并通过第三介质隔离所述浮空区及隔离部分或全部的所述第一槽单元；
第一半导体区，设置在所述半导体衬底的第二侧，所述第二侧与所述第一侧为相对侧；以及
第二金属层，设置接触所述第一半导体区。


2.如权利要求1所述半导体器件的元胞结构，其特征在于，所述浮空区还包括设置于至少其一所述第二槽单元的外侧，且通过所述第三介质与所述第一金属层相隔离。


3.如权利要求1所述半导体器件的元胞结构，其特征在于，所述第二栅极区表面全部与所述第一金属层接触；或者，所述第三介质对应所述第二槽单元的槽口位置局部位置设置有开口，所述第一金属层通过所述开口接触所述第二栅极区。


4.如权利要求1所述半导体器件的元胞结构，其特征在于，所述第一槽单元与所述第二槽单元的槽口宽度为相同或相异；所述第二槽单元的深度大于或等于所述第一槽单元。


5.如权利要求1所述半导体器件的元胞结构，其特征在于，所述第一槽单元的一外侧设置的所述第二槽单元为多数个，所述的多数个第二槽单元底部均邻接设置有所述的第二导电类型的电场屏蔽区；所述电场屏敝区，至少有二者相邻接；及，所述源体区还设置于所述第二槽单元的间隔中并接触所述第一金属层。


6.如权利要求5所述半导体器件的元胞结构，其特征在于所述第二槽单元的间隔中还设置有第一...

【专利技术属性】
技术研发人员：杜文芳，
申请(专利权)人：南京芯舟科技有限公司，
类型：发明
国别省市：江苏;32