高电子迁移率晶体管制造技术

本发明专利技术公开一种高电子迁移率晶体管，该制作高电子迁移率晶体管的方法为，首先形成一缓冲层于一基底上，然后形成第一阻障层于该缓冲层上，形成一图案化掩模于第一阻障层上，形成一第二阻障层于图案化掩模两侧，去除该图案化掩模以形成一凹槽，形成一栅极电极于凹槽内，再形成一源极电极以及一漏极电极于栅极电极两侧。

【技术实现步骤摘要】
高电子迁移率晶体管
本专利技术涉及一种高电子迁移率晶体管及其制作方法。
技术介绍
以氮化镓基材料(GaN-basedmaterials)为基础的高电子迁移率晶体管具有于电子、机械以及化学等特性上的众多优点，例如宽能隙、高击穿电压、高电子迁移率、大弹性模数(elasticmodulus)、高压电与压阻系数(highpiezoelectricandpiezoresistivecoefficients)等与化学钝性。上述优点使氮化镓基材料可用于如高亮度发光二极管、功率开关元件、调节器、电池保护器、面板显示驱动器、通讯元件等应用的元件的制作。
技术实现思路
本专利技术一实施例公开一种制作高电子迁移率晶体管的方法。首先形成一缓冲层于一基底上，然后形成第一阻障层于该缓冲层上，形成一图案化掩模于第一阻障层上，形成一第二阻障层于图案化掩模两侧，去除该图案化掩模以形成一凹槽，形成一栅极电极于凹槽内，再形成一源极电极以及一漏极电极于栅极电极两侧。本专利技术另一实施例公开一种高电子迁移率晶体管，其主要包含一缓冲层设于基底上，一第一阻障层设于该缓冲层上，一栅极电极设于该第一阻障层上，一第二阻障层设于该栅极电极两侧，其中该第一阻障层以及该第二阻障层包含不同浓度以及一源极电极以及一漏极电极分别设于该栅极电极两侧的第二阻障层上。本专利技术又一实施例公开一种高电子迁移率晶体管，其主要包含一缓冲层设于一基底上，一阻障层设于该缓冲层上，一栅极介电层设于该阻障层上，一功函数金属层设于该栅极介电层上，其中该功函数金属层包含P型金属氧化层，一栅极电极设于该功函数金属层上以及一源极电极以及一漏极电极分别设于该栅极电极两侧。附图说明图1至图4为本专利技术一实施例制作一高电子迁移率晶体管的方法示意图；图5为本专利技术一实施例的一高电子迁移率晶体管的结构示意图；图6至图9为本专利技术一实施例制作一高电子迁移率晶体管的方法示意图；图10为本专利技术一实施例的一高电子迁移率晶体管的结构示意图。主要元件符号说明12基底14缓冲层16第一阻障层18图案化掩模20第二阻障层22栅极电极24源极电极26漏极电极28栅极介电层30U形部分32第一水平部34第二水平部42基底44缓冲层46阻障层48栅极介电层50功函数金属层52栅极电极54源极电极56漏极电极58通道区具体实施方式请参照图1至图4，图1至图4为本专利技术一实施例制作应用于射频元件(RFdevice)的一高电子迁移率晶体管的方法示意图。如图1所示，首先提供一基底12，例如一由硅、碳化硅或氧化铝(或可称蓝宝石)所构成的基底，其中基底12可为单层基底、多层基底、梯度基底或上述的组合。依据本专利技术其他实施例基底12又可包含一硅覆绝缘(silicon-on-insulator,SOI)基底。然后于基底12表面形成一缓冲层14。在一实施利中，缓冲层14包含III-V族半导体例如氮化镓，其厚度可介于0.5微米至10微米之间。在一实施利中，可利用分子束外延制作工艺(molecular-beamepitaxy,MBE)、有机金属气相沉积(metalorganicchemicalvapordeposition,MOCVD)制作工艺、化学气相沉积(chemicalvapordeposition,CVD)制作工艺、氢化物气相外延(hydridevaporphaseepitaxy,HVPE)制作工艺或上述组合于基底12上形成缓冲层14。接着形成一第一阻障层16于缓冲层14表面。在本实施例中第一阻障层16较佳包含III-V族半导体例如氮化铝镓(AlxGa1-xN)，其中0<x<1，x较佳小于等于20％，且第一阻障层16较佳包含一由外延成长制作工艺所形成的外延层。如同上述形成缓冲层14的方式，可利用分子束外延制作工艺(molecular-beamepitaxy,MBE)、有机金属气相沉积(metalorganicchemicalvapordeposition,MOCVD)制作工艺、化学气相沉积(chemicalvapordeposition,CVD)制作工艺、氢化物气相外延(hydridevaporphaseepitaxy,HVPE)制作工艺或上述组合于缓冲层14上形成第一阻障层16。如图2所示，随后形成一图案化掩模18于第一阻障层16上。在本实施例中，形成图案化掩模18的方式可先全面性沉积一例如由氮化硅所构成的介电材料于第一阻障层16表面，然后利用另一图案化掩模(图未示)为掩模以蚀刻方式去除部分介电材料，以于第一阻障层16表面形成图案化掩模18。如图3所示，然后形成一第二阻障层20于图案化掩模18两侧。在本实施例中，第一阻障层16与第二阻障层20较佳包含相同材料例如第二阻障层20也较佳包含III-V族半导体如氮化铝镓(AlxGa1-xN)，其中0<x<1。需注意的是，第一阻障层16与第二阻障层20较佳包含不同铝浓度或更具体而言第一阻障层16的铝浓度较佳小于第二阻障层20的铝浓度。例如相较于前述第一阻障层16的x较佳小于等于20％，第二阻障层20若包含III-V族半导体例如氮化铝镓(AlxGa1-xN)，其中0<x<1，x较佳大于20％且小于等于40％。另外，第一阻障层16厚度较佳小于第二阻障层20厚度，例如第一阻障层16厚度较佳小于10纳米或最佳约6纳米而第二阻障层20厚度则较佳介于10纳米至15纳米。如同上述形成第一阻障层16的方式，可利用分子束外延制作工艺(molecular-beamepitaxy,MBE)、有机金属气相沉积(metalorganicchemicalvapordeposition,MOCVD)制作工艺、化学气相沉积(chemicalvapordeposition,CVD)制作工艺、氢化物气相外延(hydridevaporphaseepitaxy,HVPE)制作工艺或上述组合于图案化掩模18两侧的第一阻障层16上形成第二阻障层20。接着如图4所示，先去除图案化掩模18以于第二阻障层20之间形成一凹槽(图未示)，再形成一栅极电极22于凹槽内以及一源极电极24以及一漏极电极26于栅极电极22两侧。在本实施例中，栅极电极22、源极电极24与漏极电极26均较佳由金属所构成，其中源极电极24与漏极电极26较佳包含相同材料，但源极电极24与漏极电极26两者可与栅极电极22包含相同或不同材料。依据本专利技术一实施例，栅极电极22、源极电极24及漏极电极26可各自包含金、银、铂、钛、铝、钨、钯或其组合。在一些实施例中，可利用电镀制作工艺、溅镀制作工艺、电阻加热蒸镀制作工艺、电子束蒸镀制作工艺、物理气相沉积(physicalvapordeposition,PVD)制作工艺、化学气相沉积制作工艺(chemicalvapordeposition,CVD)制作工艺、或上述组合于凹槽内以及第二阻障层20表面形成电极材料，然后再利用蚀刻将电本文档来自技高网...

【技术保护点】
1.一种制作高电子迁移率晶体管(high electron mobility transistor,HEMT)的方法，其特征在于，包含：/n形成缓冲层于基底上；/n形成第一阻障层于该缓冲层上；/n形成图案化掩模于该第一阻障层上；/n形成第二阻障层于该图案化掩模两侧；/n去除该图案化掩模以形成凹槽；/n形成栅极电极于该凹槽内；以及/n形成源极电极以及漏极电极于该栅极电极两侧。/n

【技术特征摘要】
1.一种制作高电子迁移率晶体管(highelectronmobilitytransistor,HEMT)的方法，其特征在于，包含：
形成缓冲层于基底上；
形成第一阻障层于该缓冲层上；
形成图案化掩模于该第一阻障层上；
形成第二阻障层于该图案化掩模两侧；
去除该图案化掩模以形成凹槽；
形成栅极电极于该凹槽内；以及
形成源极电极以及漏极电极于该栅极电极两侧。


2.如权利要求1所述的方法，其中该缓冲层包含III-V族半导体。


3.如权利要求2所述的方法，其中该缓冲层包含氮化镓。


4.如权利要求1所述的方法，其中该第一阻障层包含氮化铝镓(AlxGa1-xN)。


5.如权利要求4所述的方法，其中该第一阻障层以及该第二阻障层包含不同铝浓度。


6.如权利要求4所述的方法，其中该第一阻障层的铝浓度小于该第二阻障层的铝浓度。


7.如权利要求1所述的方法，其中该第一阻障层厚度小于该第二阻障层厚度。


8.如权利要求1所述的方法，另包含进行外延成长制作工艺以形成该第二阻障层。


9.如权利要求1所述的方法，另包含于形成该栅极电极前形成栅极介电层于该第二阻障层上。


10.一种高电子迁移率晶体管(highelectronmobilitytransistor,HEMT)，其特征在于，包含：
缓冲层，设于基底上；
第一阻障层，设于该缓冲层上；
栅极电极，设于该第一阻障层上；
第二阻障层，设于该栅极电极两侧，其中该第一阻障层以及该第二阻障层包含不同浓度；以及<...

【专利技术属性】
技术研发人员：杨柏宇，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71