元胞结构及其应用的半导体器件制造技术

本申请是一种元胞结构及其应用的半导体器件，所述元胞结构包括半导体衬底及其上方的外延层。衬底与外延层之间设置多个浮空区。外延层顶端设置多数个槽单元，槽单元底设置对应的载流子势垒区，以与浮空区作用形成屏蔽区，槽内设置导电材料。源体区设置于相邻槽单元之间，源体区表面紧贴设置有一个以上的源区，其与源体区接触半导体衬底顶部的第一金属层。半导体衬底底部则设置第一半导体区及其接触的第二金属层。本申请通过减化槽设置数量与屏蔽区的设计，在保持功能的同时达到导通或空穴路径设计限定的要求。

【技术实现步骤摘要】
元胞结构及其应用的半导体器件
本申请涉及半导体
，特别是关于元胞结构及其应用的半导体器件。
技术介绍
沟槽功率半导体器件具有集成度高、输入阻抗高、驱动功率小、驱动电路简单、导通电阻低、导通压降低、开关速度快、开关损耗小等诸多特点，广泛应用于各类电源管理及开关转换。例如常见的绝缘栅双极型晶体管(InsulatedGateBipolarTransistor，IGBT)，其由绝缘栅场效应管(MOS)与双极性晶体管(BJT)组成的复合全控型电压驱动式功率半导体器件，就具备上述特点。为更进一步提高器件的鲁棒性及电流密度，一种应用深浅槽相结合的新型功率半导体器件(MOSControlledquasi-Thyristor，简称MCKT)被提出。然而，这种深浅槽相结合的功率半导体器件制程，需严格调整各部位半导体材料的浓度及掺杂程度，以有效控制器件的性能，故工艺要求相对较为严苛。尤其依据器件功能，各槽深浅、槽口宽度、排列间距有其讲究，一旦些许误差，即可能造成器件功能与预设计相异，槽数量设计过多时，亦不易器件的微化。而且原深槽其一用意是与少子势垒区配合，从而限定空穴从P型源体区流出器件，若是槽的刻蚀窗口发生套偏时，就会使得某一侧半导体区域靠近深槽处浓度与预定需求有所偏差，造成与深槽配合的结构有误，从而产生较差的导通路径或是产生预想之外的空穴通道，使得器件导通压降大幅增加。
技术实现思路
为了解决上述技术问题，本申请的目的在于，提供一种元胞结构及其应用的半导体器件，通过元胞结构的改良而改善沟槽制作工艺的容错性。本申请的目的及解决其技术问题是采用以下技术方案来实现的。依据本申请提出的一种半导体器件的元胞结构，其特征在于，所述元胞结构包括：第一导电类型的半导体衬底；第一导电类型的外延层，邻接设置在所述半导体衬底的上方；第二导电类型的多数个浮空区，所述多数个浮空区分隔设置于所述半导体衬底与所述外延层之间，所述第二导电类型相异于所述第一导电类型；多数个第一槽单元，设置于所述外延层顶部，所述多数个第一槽单元分隔设置，导电材料设置于所述多数个第一槽单元内，通过第一介质与所述外延层相隔离；第一导电类型的载流子势垒区，设置邻接于所述多数个第一槽单元的底部或接近底部的侧缘，通过所述第一介质与所述导电材料相隔离；第二导电类型的第一源体区，设置所述多数个第一槽单元的间隔中，所述第一源体区设置有一个以上的源区，所述第一源体区及所述源区均位在所述外延层表面；第一金属层，设置于所述外延层顶部，所述第一金属层接触所述第一源体区与所述源区；第二介质，设置于所述外延层顶部，邻近或邻接所述第一金属层，所述第二介质涵盖部分或全部的所述多数个第一槽单元的槽口；第一半导体区，设置在所述半导体衬底的底部；以及，第二金属层，设置接触所述第一半导体区。本申请解决其技术问题还可采用以下技术措施进一步实现。在本申请的一实施例中，所述多数个浮空区配置于所述载流子势垒区两侧下方。在本申请的一实施例中，所述半导体衬底为多层结构，部分或全部层级皆设置有所述多数个浮空区。在本申请的一实施例中，所述载流子势垒区的数量为一个，所述多数个第一槽单元共同接触所述载流子势垒区。在本申请的一实施例中，所述载流子势垒区的数量为多数个，所述多数个第一槽单元每一者均对应接触一个所述载流子势垒区。在本申请的一实施例中，所述多数个第一槽单元的槽口宽度为相同或相异。在本申请的一实施例中，所述多数个第一槽单元的深度为相同或相异。在本申请的一实施例中，所述第一源体区侧边接触相邻的第一槽单元的侧边，所述源区接触所述第一介质。在本申请的一实施例中，所述第二介质邻接所述第一金属层，涵盖所述多数个第一槽单元的全部槽口范围，并接触部分或全部的所述源区。在本申请的一实施例中，所述源区的导电类型等同于所述半导体衬底的导电类型。在本申请的一实施例中，所述导电材料可连接半导体器件的栅电极相连而形成栅极区，或是用以设计接地。在本申请的一实施例中，所述源区为重掺杂区或轻掺杂区。在本申请的一实施例中，所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所述第二导电类型为N型。在本申请的一实施例中，所述第一半导体区为第一导电类型或第二导电类型。在本申请的一实施例中，所述第一半导体区的一侧设置有与其导电类型相同或相异的第二半导体区。在本申请的一实施例中，所述第一半导体区的同层侧边设置有与其导电类型相异的第三半导体区。在本申请的一实施例中，还包括第一电场屏蔽结构，其包括：所述半导体衬底；所述外延层；第二导电类型的第一电场屏蔽区，设置所述外延层之中且深度相同或相近于所述载流子势垒区。在本申请的一实施例中，所述第一电场屏蔽结构还包括：多数个第二槽单元，设置于所述外延层顶部并位于所述多数个第一槽单元的外侧，所述多数个第二槽单元内设置有导电材料，通过第三介质与所述外延层相隔离；所述第一电场屏蔽区设置邻接于所述多数个第二槽单元的底部或接近底部的侧缘，通过所述第三介质与所述导电材料相隔离；以及，所述第二源体区，设置所述多数个第二槽单元的间隔中，所述第二源体区位在所述外延层表面。在本申请的一实施例中，所述第二源体区为第一导电类型或第二导电类型。在本申请的一实施例中，所述第一电场屏蔽结构还包括：第三金属层，设置于所述外延层顶部，所述第三金属层接触所述第二源体区；第四介质，设置于所述外延层顶部，邻接所述第三金属层，所述第四介质涵盖部分或全部的所述多数个第二槽单元的槽口。在本申请的一实施例中，所所述第二源体区部分或全部表面与所述第三金属层接触。在本申请的一实施例中，相邻的所述电场屏蔽区与所述载流子势垒区为相互接触或不接触。在本申请的一实施例中，还包括第二电场屏蔽结构，其包括：所述半导体衬底；所述外延层；第二导电类型的第二电场屏蔽区，设置所述外延层之中；第四金属层，设置于所述外延层的顶部；以及，第二导电类型的半导体区域，以垂直方向形成于所述外延层中，且接触所述第二电场屏蔽区与所述第四金属层。在本申请的一实施例中，所述导电材料为多晶硅或具导电能力的金属材料。在本申请的一实施例中，前述的各类半导体的材料包括硅(Si)材料或碳化硅(SiC)材料。在本申请的一实施例中，所述第一介质、所述第二介质、所述第三介质与所述第四介质可选择性的采用包括二氧化硅或苯环丁烯(BCB)或聚酰亚胺(PI)、二氧化硅与其它物质的复合层，例如二氧化硅与氮化硅的复合层、二氧化硅与聚酰亚胺(PI)的复合层…等绝缘材料。本申请的另一目的的一种半导体器件，包括元胞区与终端区，所述元胞区包括一个以上的元胞，所述元胞的结构包括：N型半导体衬底；N型外延层，邻接设置在所述N型半导体衬底的上方；多数个P型浮空区，所述多数个P型浮空区分隔设置于所述N型半导体衬底与所述N型外延层之间；多数个第一槽单元，设置于所述N型半导体衬底顶部，所述多数个第一槽单元分隔设置，导电材料本文档来自技高网...

【技术保护点】
1.一种半导体器件的元胞结构，其特征在于，所述元胞结构包括：/n第一导电类型的半导体衬底；/n第一导电类型的外延层，邻接设置在所述半导体衬底的上方；/n第二导电类型的多数个浮空区，所述多数个浮空区分隔设置于所述半导体衬底与所述外延层之间，所述第二导电类型相异于所述第一导电类型；/n多数个第一槽单元，设置于所述外延层顶部，所述多数个第一槽单元分隔设置，导电材料设置于所述多数个第一槽单元内，通过第一介质与所述外延层相隔离；/n第一导电类型的载流子势垒区，设置邻接于所述多数个第一槽单元的底部或接近底部的侧缘，通过所述第一介质与所述导电材料相隔离，所述载流子势垒区的浓度高于所述外延层的浓度；/n第二导电类型的第一源体区，设置所述多数个第一槽单元的间隔中，所述第一源体区设置有一个以上的源区，所述第一源体区及所述源区均位在所述外延层表面；/n第一金属层，设置于所述外延层顶部，所述第一金属层接触所述第一源体区与所述源区；/n第二介质，设置于所述半导体衬底顶部，邻近或邻接所述第一金属层，所述第二介质涵盖部分或全部的所述多数个第一槽单元的槽口；/n第一半导体区，设置在所述半导体衬底的底部；以及/n第二金属层，设置接触所述第一半导体区。/n...

【技术特征摘要】
1.一种半导体器件的元胞结构，其特征在于，所述元胞结构包括：
第一导电类型的半导体衬底；
第一导电类型的外延层，邻接设置在所述半导体衬底的上方；
第二导电类型的多数个浮空区，所述多数个浮空区分隔设置于所述半导体衬底与所述外延层之间，所述第二导电类型相异于所述第一导电类型；
多数个第一槽单元，设置于所述外延层顶部，所述多数个第一槽单元分隔设置，导电材料设置于所述多数个第一槽单元内，通过第一介质与所述外延层相隔离；
第一导电类型的载流子势垒区，设置邻接于所述多数个第一槽单元的底部或接近底部的侧缘，通过所述第一介质与所述导电材料相隔离，所述载流子势垒区的浓度高于所述外延层的浓度；
第二导电类型的第一源体区，设置所述多数个第一槽单元的间隔中，所述第一源体区设置有一个以上的源区，所述第一源体区及所述源区均位在所述外延层表面；
第一金属层，设置于所述外延层顶部，所述第一金属层接触所述第一源体区与所述源区；
第二介质，设置于所述半导体衬底顶部，邻近或邻接所述第一金属层，所述第二介质涵盖部分或全部的所述多数个第一槽单元的槽口；
第一半导体区，设置在所述半导体衬底的底部；以及
第二金属层，设置接触所述第一半导体区。


2.如权利要求1所述半导体器件的元胞结构，其特征在于，所述多数个浮空区配置于所述载流子势垒区两侧下方。


3.如权利要求1所述半导体器件的元胞结构，其特征在于，所述半导体衬底为多层结构，部分或全部层级皆设置有所述多数个浮空区。


4.如权利要求1所述半导体器件的元胞结构，其特征在于，所述载流子势垒区的数量为一个，所述多数个第一槽单元共同接触所述载流子势垒区；或者，所述载流子势垒区的数量为多数个，所述多数个第一槽单元每一者均对应接触一个所述载流子势垒区。


5.如权利要求1所述半导体器件的元胞结构，其特征在于，所述第一源体区侧边接触相邻的第一槽单元的侧边，所述源区接触所述第一介质，所述第二介质邻接所述第一金属层，涵盖所述多数个第一槽单元的全部槽口范围，并接触部分或全部的所述源区，所述源区为第一导电类型或第二导电类型；所述源区为重掺杂区或轻掺杂区。


6.如权利要求1所述半导体器件的元胞结构，其特征在于，还包括第一电场屏蔽结构，其包括：
所述半导体衬底；
所述外延层；
第二导电类型的第一电场屏蔽区，设置所述外延层之中且深度相同或相近于所述载流子势垒区；以及
其中，相邻的所述电场屏蔽区与所述载流子势垒区为相互接触或不接触。

【专利技术属性】
技术研发人员：杜文芳，
申请(专利权)人：南京芯舟科技有限公司，
类型：新型
国别省市：江苏;32