半导体器件及其结边缘区制造技术

本申请是一种半导体器件及其结边缘区，所述结边缘区包括一个以上的环单元，所述环单元包括半导体衬底，所述半导体衬底上设置多数个槽，每一槽底对应设置与所述半导体衬底相异导电类型的浮空区。所述多数个槽内部设置导电材料，通过第一绝缘介质而与所述半导体衬底及所述浮空区相隔离。所述半导体衬底表面设置第二绝缘介质，其覆盖、邻接或邻近所述第一绝缘介质。

【技术实现步骤摘要】
半导体器件及其结边缘区
本申请涉及半导体器件，特别是关于高压和/或功率器件的半导体器件及结边缘区。
技术介绍
功率半导体器件的元胞区(元胞区也称有源区)和划片槽之间是器件的结边缘区(结边缘也称结终端)。当器件有外加电压时，结边缘区将承受全部外加电压，因此，结边缘区的耐压特性影响了器件的耐压特性。根据器件击穿电压等级的不同，结边缘的结构也有多种多样，目前普遍采用的结边缘是采用场限环(FieldLimitingRing，简称FLR)的技术。场限环是在扩散形成PN主结的同时，在其周围做同样掺杂的一个或多个环，使得外加电压分配到主结和环与衬底构成的PN结上，降低主结表面的电场集中，提高器件的击穿电压。随着器件耐压等级的提高，场限环的尺寸和掺杂的设计要求也愈加严苛。影响结边缘区耐压的因素多种多样，其主要的影响因素包括衬底的掺杂浓度、场限环的结深、场限环的窗口尺寸、环与环之间的间距以及表面电荷…等等。特别是表面存在的强电场使得器件鲁棒性与可靠性严重受限，同时在器件制造的过程中极容易引入表面电荷，这些电荷的存在改变了结边缘的电场分布而导致击穿电压的改变，使得器件的可靠性和一致性降低。
技术实现思路
为了解决上述技术问题，本申请的目的在于，提供一种半导体器件及其结边缘区，以降低表面电荷对击穿电压的影响。本申请的目的及解决其技术问题是采用以下技术方案来实现的。依据本申请提出的一种半导体器件的结边缘区，所述结边缘区包括一个以上的环单元，所述环单元包括：第一导电类型的半导体衬底；多数个槽，设置于所述半导体衬底的一侧，所述多数个槽的内部设置有导电材料，所述导电材料通过第一绝缘介质而与所述半导体衬底相隔离；第二导电类型的多数个浮空区，邻接所述第一绝缘介质而对应设置于所述多数个槽的底部；第二绝缘介质，设置于所述半导体衬底的表面，以覆盖、邻接或邻近所述第一绝缘介质。本申请解决其技术问题还可采用以下技术措施进一步实现。在本申请的一实施例中，所述导电材料包括多晶硅。在本申请的一实施例中，所述第一绝缘介质包括二氧化硅。在本申请的一实施例中，所述导电材料替換为所述第一绝缘介质。在本申请的一实施例中，还包括第一金属层，所述第二绝缘介质在所述多数个槽的槽口处设置有开口，所述第一金属层设置于所述第二绝缘介质上，且通过所述开口与所述导电材料相接触，并通过所述第二绝缘介质而与所述半导体衬底相隔离。在本申请的一实施例中，还包括第二导电类型的至少一上部区，所述至少一上部区设置于所述多数个槽的局部或全部的槽间隔中。在本申请的一实施例中，所述至少一上部区通过所述第一绝缘介质而与所述导电材料相隔离。在本申请的一实施例中，所述至少一上部区设置位置邻近或邻接所述多数个槽的槽口。在本申请的一实施例中，所述多数个槽包括两个边界槽，所述至少一上部区选择性的设置于所述两个边界槽中至少其一的外侧。在本申请的一实施例中，还包括第一金属层，所述第一金属层设置于所述第二绝缘介质上。在本申请的一实施例中，所述第二绝缘介质在所述多数个槽的槽口处设置有开口，所述第一金属层通过所述开口与所述导电材料相接触。在本申请的一实施例中，所述第二绝缘介质上设置有开口，所述第一金属层通过所述开口而与局部或全部的所述至少一上部区相接触。在本申请的一实施例中，所述至少一上部区包括次掺杂区。在本申请的一实施例中，所述次掺杂区为重掺杂区或轻掺杂区。在本申请的一实施例中，所述次掺杂区与所述至少一上部区为相同或相异的导电类型。在本申请的一实施例中，第二金属层设置于所述半导体器件底部，所述半导体衬底与所述第二金属层之间设置有掺杂区域。在本申请的一实施例中，所述掺杂区域为第一导电类型或第二导电类型。在本申请的一实施例中，所述掺杂区域为复合结构，所述复合结构包括相异导电类型的第一区域与第二区域。在本申请的一实施例中，所述第一区域与所述第二区域为叠层配置或同层邻接配置。在本申请的一实施例中，所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所述第二导电类型为N型在本申请的一实施例中，所述多数个槽的数量为2、3或4，但不以此为限。本申请的另一目的的一种半导体器件，包括有源区与结边缘区，其特征在于，所述结边缘区包括一个以上的环单元，所述环单元包括：N型半导体衬底；多数个槽，设置于所述N型半导体衬底的一侧，所述多数个槽的内部设置有多晶硅，所述多晶硅通过第一绝缘介质而与所述N型半导体衬底相隔离，所述多数个槽包括两个边界槽；P型多数个浮空区，邻接所述第一绝缘介质而对应设置于所述多数个槽的底部；至少一P型上部区，设置于所述多数个槽的局部或全部的槽间隔及所述两个边界槽的外侧；第二绝缘介质，设置于所述半导体衬底的表面，设置有开口；以及，第一金属层，设置于所述第二绝缘介质上，所述第一金属层通过所述开口而与局部或全部的所述至少一P型上部区相接触，及所述第一金属层通过所述开口与所述多晶硅相接触，或所述第一金属层通过所述第二绝缘介质与所述多晶硅相隔离。本申请较能在有源区施加电压而产生部分耗尽时，通过多个深沟槽结合其底部的终止区配合此部分耗尽，且承受部分电压，较能有效降低表面电荷对击穿电压的影响。附图说明图1为范例性半导体器件结构示意图；图2为本申请实施例的半导体器件结构示意图；图3为本申请实施例的半导体器件结构示意图；图4为本申请实施例的半导体器件结构示意图；图5a与图5b为本申请实施例的上部区配置示意图；图6a至图6c为本申请实施例边界槽外侧配置上部区示意图；图7a至图7e为本申请实施例配置金属层示意图；图8为本申请实施例的半导体器件结构示意图；图9a与图9b为本申请实施例复合结构的掺杂区域结构示意图。具体实施方式以下各实施例的说明是参考附加的图式，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本申请不限于此。在附图中，为了清晰、理解和便于描述，夸大设备、系统、组件、电路的配置范围。将理解的是，当组件被称作“在”另一组件“上”时，所述组件可以直接在所述另一组件上，或者也可以存在中间组件。另外，在说明书中，除非明确地描述为相反的，否则词语“包括”将被理解为意指包括所述组件，但是不排除任何其它组件。此外，在说明书中，“在......上”意指位于目标组件上方或者下方，而不意指必须位于基于重力方向的顶部上。为更进一步阐述本申请为达成预定专利技术目的所采取的技术本文档来自技高网...

【技术保护点】
1.一种半导体器件的结边缘区，其特征在于，所述结边缘区包括一个以上的环单元，所述环单元包括：/n第一导电类型的半导体衬底；/n多数个槽，设置于所述半导体衬底的一侧，所述多数个槽的内部设置有导电材料，所述导电材料通过第一绝缘介质而与所述半导体衬底相隔离；/n第二导电类型的多数个浮空区，邻接所述第一绝缘介质而对应设置于所述多数个槽的底部，所述第二导电类型相异于所述第一导电类型；以及/n第二绝缘介质，设置于所述半导体衬底的表面，以覆盖、邻接或邻近所述第一绝缘介质。/n

【技术特征摘要】
1.一种半导体器件的结边缘区，其特征在于，所述结边缘区包括一个以上的环单元，所述环单元包括：
第一导电类型的半导体衬底；
多数个槽，设置于所述半导体衬底的一侧，所述多数个槽的内部设置有导电材料，所述导电材料通过第一绝缘介质而与所述半导体衬底相隔离；
第二导电类型的多数个浮空区，邻接所述第一绝缘介质而对应设置于所述多数个槽的底部，所述第二导电类型相异于所述第一导电类型；以及
第二绝缘介质，设置于所述半导体衬底的表面，以覆盖、邻接或邻近所述第一绝缘介质。


2.如权利要求1所述半导体器件的结边缘区，其特征在于，还包括第一金属层，所述第二绝缘介质在所述多数个槽的槽口处设置有开口，所述第一金属层设置于所述第二绝缘介质上，且通过所述开口与所述导电材料相接触，并通过所述第二绝缘介质而与所述半导体衬底相隔离。


3.如权利要求1所述半导体器件的结边缘区，其特征在于，还包括第二导电类型的至少一上部区，所述至少一上部区设置于所述多数个槽的局部或全部的槽间隔中，所述至少一上部区通过所述第一绝缘介质而与所述导电材料相隔离，所述至少一上部区设置位置邻近或邻接所述多数个槽的槽口。


4.如权利要求3所述半导体器件的结边缘区，其特征在于，所述多数个槽包括两个边界槽，所述至少一上部区选择性的设置于所述两个边界槽中至少其一的外侧。


5.如权利要求3所述半导体器件的结边缘区，其特征在于，还包括第一金属层，所述第一金属层设置于所述第二绝缘介质上。


6.如权...

【专利技术属性】
技术研发人员：杜文芳，
申请(专利权)人：南京芯舟科技有限公司，
类型：发明
国别省市：江苏;32