半导体组件及其制造方法技术

本发明专利技术公开一种半导体组件及一种形成半导体组件的方法。所述半导体组件包含衬底、III‑V族层、经掺杂III‑V族层、栅极接触、第一场板及第二场板。所述III‑V族层设置于所述衬底上。所述经掺杂III‑V族层设置于所述III‑V族层上。所述栅极接触直接位于所述经掺杂III‑V族层上，所述栅极接触具有第一侧及第二侧皆远离所述经掺杂III‑V族层。所述第一场板具有第一侧及第二侧，所述第一场板的所述第一侧较所述第二侧更接近所述栅极接触的所述第二侧。所述第二场板具有第一侧及第二侧，所述第二场板的所述第一侧较所述第二侧更接近所述栅极接触的所述第二侧。所述第一场板比所述第二场板及所述栅极接触的所述第一侧及所述第二侧更靠近所述经掺杂III‑V族层。

【技术实现步骤摘要】
半导体组件及其制造方法
本公开系关于一半导体组件及其制造方法，特别系关于具有场板之一射频半导体组件及其制造方法。
技术介绍
包括直接能隙(directbandgap)半导体之组件，例如包括三五族材料或III-V族化合物(Category:III-Vcompounds)之半导体组件，由于其特性而可在多种条件或环境(例如不同电压、频率)下操作(operate)或运作(work)。上述半导体组件可包括异质结双极晶体管(heterojunctionbipolartransistor，HBT)、异质结场效晶体管(heterojunctionfieldeffecttransistor，HFET)、高电子迁移率晶体管(high-electron-mobilitytransistor，HEMT)，或调变掺杂场效晶体管(modulation-dopedFET，MODFET)等。
技术实现思路
本公开的一些实施例提供一种半导体组件，其包含衬底、III-V族层、经掺杂III-V族层、栅极接触、第一场板及第二场板。所述III-V族层设置于所述衬底上。所述经掺杂III-V族层设置于所述III-V族层上。所述栅极接触直接位于所述经掺杂III-V族层上，所述栅极接触具有第一侧及第二侧皆远离所述经掺杂III-V族层。所述第一场板具有第一侧及第二侧，所述第一场板的所述第一侧较所述第二侧更接近所述栅极接触的所述第二侧。所述第二场板具有第一侧及第二侧，所述第二场板的所述第一侧较所述第二侧更接近所述栅极接触的所述第二侧。所述第一场板比所述第二场板及所述栅极接触的所述第一侧及所述第二侧更靠近所述经掺杂III-V族层。本公开的一些实施例提供一种形成半导体组件的方法。所述方法包括：提供衬底；形成III-V族层于所述衬底上；形成经掺杂III-V族层于所述III-V族层上；形成第一场板，其具有第一侧及一第二侧；在形成所述第一场板后，形成栅极接触直接位于所述经掺杂III-V族层上，所述栅极接触具有第一侧及第二侧皆远离所述经掺杂III-V族层，且所述第一场板的所述第一侧较所述第二侧更接近所述栅极接触的所述第二侧；及在形成所述栅极接触后，形成第二场板，其具有第一侧及第二侧，所述第一侧较所述第二侧更接近所述栅极接触的所述第二侧。附图说明当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各个特征可以不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。图1所示为根据本案之某些实施例之一半导体组件之截面图；图2所示为根据本案之某些实施例之一半导体组件之截面图；图3所示为根据本案之某些实施例之一半导体组件之截面图；图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、及图4I所示为制造根据本案之某些实施例的一半导体组件之若干操作；图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、及图5I所示为制造根据本案之某些实施例的一半导体组件之若干操作。具体实施方式以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例。当然，这些只是实例且并不意欲为限制性的。在本公开中，在以下描述中对第一特征形成在第二特征上或上方的叙述可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可以在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。下文详细论述本公开的实施例。然而，应了解，本公开提供的许多适用概念可实施在多种具体环境中。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。图1所示为根据本案之某些实施例之一半导体组件100。如图1所示，半导体组件100可包含衬底102、III-V族层106、经掺杂III-V族层108、栅极接触114、场板124、及场板126。衬底102可包括，例如但不限于，硅(Si)、经掺杂硅(dopedSi)、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)、或其他半导体材料。衬底102可包括，例如但不限于，蓝宝石(sapphire)、绝缘层上覆硅(silicononinsulator，SOI)、或其他适合之材料。III-V族层106设置于衬底102上。III-V族层106可包括，例如但不限于，III族氮化物，例如化合物InxAlyGa1-x-yN，其中x+y≦1。III族氮化物还可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。在一些实施例，III-V族层106可包括GaN层，GaN可具有约3.4eV的能带间隙。在一些实施例，III-V族层106的厚度介于，但不限于，约0.5μm至约10μm间。经掺杂III-V族层108设置于III-V族层106上。经掺杂III-V族层108可包括，例如但不限于，经掺杂氮化镓(dopedGaN)、经掺杂氮化铝镓(dopedAlGaN)、经掺杂氮化铟镓(dopedInGaN)、及其他经掺杂的III-V族化合物。经掺杂III-V族层108可包括，例如但不限于，p型掺杂物(dopant)、n型掺杂物、或其他掺杂物。在一些实施例中，例示性掺杂物可包括，例如但不限于，镁(Mg)、锌(Zn)、镉(Cd)、硅(Si)、锗(Ge)等。相比于III-V族层106，经掺杂III-V族层108可具有相对较大之能带间隙(bandgap)。例如，III-V族层106可包括GaN层，GaN可具有约3.4eV的能带间隙。经掺杂III-V族层108可包括AlGaN，AlGaN可具有约4.0eV的能带间隙。2DEG区域通常在能带间隙较小的层(例如GaN)中形成。III-V族层106及经掺杂III-V族层108之间形成异质结(heterojunction)，不同氮化物的异质结的极化现象(polarization)在III-V族层106中形成2DEG区域。III-V族层106可提供或移除2DEG区域中的电子，进而可控制半导体组件100的导通。栅极接触114位于经掺杂III-V族层108上。栅极接触114具有一侧114a及一侧114b皆远离经掺杂III-V族层108上。栅极接触114可包括，例如但不限于，钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)、及其化合物(例如但不限于，氮化钛(TiN)、氮化钽(TaN)、其他传导性氮化物(conductivenitrides)、或传导性氧化物(conductiveoxides)、金属合金(例如铝铜合金(Al-Cu))、或其他适当的材料。经掺杂III-V族层108可与栅极接触114直接接触。经掺杂III-V族层108可与栅极接触114电性连接。经掺杂III-V族层108在方向D1上位于栅极接触114的下方。栅极接触114在方本文档来自技高网...

【技术保护点】
1.一种半导体组件(100)，包含：/n一衬底(102)；(substrate)/n一III-V族层(106)，其设置于所述衬底(102)上；/n一经掺杂III-V族层(108)，其设置于所述III-V族层(106)上；/n一闸极接触(114)(G)，其直接位于所述经掺杂III-V族层(108)上，所述闸极接触(114)具有一第一侧(114a)及一第二侧(114b)皆远离所述经掺杂III-V族层(108)；/n一第一场板(124)，其具有一第一侧(124a)及一第二侧(124b)，所述第一场板(124)的所述第一侧(124a)较所述第二侧(124b)更接近所述闸极接触(114)(G)的所述第二侧(114b)；及/n一第二场板(126)，其具有一第一侧(126a)及一第二侧(126b)，所述第二场板(126)的所述第一侧(126a)较所述第二侧(126b)更接近所述闸极接触(114)(G的所述第二侧(114b))；/n其中所述第一场板(124)比所述第二场板(126)及所述闸极接触(114)(G)的所述第一侧(114a)及所述第二侧(114b)更靠近所述经掺杂III-V族层(108)。/n...

【技术特征摘要】
1.一种半导体组件(100)，包含：
一衬底(102)；(substrate)
一III-V族层(106)，其设置于所述衬底(102)上；
一经掺杂III-V族层(108)，其设置于所述III-V族层(106)上；
一闸极接触(114)(G)，其直接位于所述经掺杂III-V族层(108)上，所述闸极接触(114)具有一第一侧(114a)及一第二侧(114b)皆远离所述经掺杂III-V族层(108)；
一第一场板(124)，其具有一第一侧(124a)及一第二侧(124b)，所述第一场板(124)的所述第一侧(124a)较所述第二侧(124b)更接近所述闸极接触(114)(G)的所述第二侧(114b)；及
一第二场板(126)，其具有一第一侧(126a)及一第二侧(126b)，所述第二场板(126)的所述第一侧(126a)较所述第二侧(126b)更接近所述闸极接触(114)(G的所述第二侧(114b))；
其中所述第一场板(124)比所述第二场板(126)及所述闸极接触(114)(G)的所述第一侧(114a)及所述第二侧(114b)更靠近所述经掺杂III-V族层(108)。


2.根据权利要求1所述的半导体组件，其中所述闸极接触(114)自其第一侧(114a)至第二侧(114b)与所述第一场板(124)互不重迭。


3.根据权利要求1所述的半导体组件，其中所述第二场板(126)的所述第一侧(126a)延伸超过所述第一场板(124)的所述第一侧(124a)。


4.根据权利要求1所述的半导体组件，其中所述第二场板(126)的所述第一侧(126a)延伸超过所述闸极接触(114)的所述第二侧(114b)。


5.根据权利要求4所述的半导体组件，其中所述第二场板(126)的所述第一侧(126a)延伸超过所述闸极接触(114)的所述第二侧(114b)的一长度为该闸极接触(114)的一宽度之5％-100％。


6.根据权利要求4所述的半导体组件，其中所述第二场板(126)的所述第一侧(126a)与其所述第二侧(126b)之间有一凹部，其中所述凹部系在所述闸极接触(114)的所述第二侧(114b)与所述第一场板(124)的所述第一侧(124a)之间。


7.根据权利要求6所述的半导体组件，其中所述凹部的宽度为0.2-1μm之间及其深度小于650nm。


8.根据权利要求1所述的半导体组件，其更包括一源极接触(110)及一汲极接触(112)，其设置于所述III-V族层(106)上。


9.根据权利要求1所述的半导体组件，其更包括一缓冲层(104)设置于所述衬底(102)与所述III-V族层(106)之间。


10.根据权利要求1所述的半导体组件，其更包括一第一钝化层(116)，设置于所述经掺杂III-V族层(108)上和所述第一场板(124)下。


11.根据权利要求10所述的半导体组件，其中所述第一钝化层(116)局部地围绕所述闸极接触(114)。


12.根据权利要求11所述的半导体组件，其更包括一第二钝化层(152)，设置于所述第一钝化层(116)上并且覆盖所述第一场板(124)；且其中所述第二钝化层(152)局部地围绕所述闸极接触(114)及所述第一场板(124)。


13.根据权利要求12所述的半导体组件，其更包括一第三钝化层(154)，设置于所述第二钝化层(152)上并且覆盖所述闸极接触(114)；且...

【专利技术属性】
技术研发人员：李浩，郑浩宁，张安邦，
申请(专利权)人：英诺赛科珠海科技有限公司，
类型：发明
国别省市：广东;44