半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法，其中制作半导体元件的方法为，首先提供一基底，该基底包含一第一半导体层、一绝缘层以及一第二半导体层，然后形成一主动元件于基底上，形成一层间介电层于基底及主动元件上，形成第一接触插塞于层间介电层内并电连接主动元件，之后于形成该第一接触插塞之后形成一第二接触插塞于层间介电层及绝缘层内。

【技术实现步骤摘要】
半导体元件及其制作方法
本专利技术涉及一种制作半导体元件的方法，尤其是涉及一种形成贯穿硅覆绝缘(silicon-on-insulator,SOI)基底的接触插塞以及贯穿层间介电层(interlayerdielectric,ILD)连接主动元件的接触插塞的方法。
技术介绍
在半导体元件的制作过程中，将元件设置于硅覆绝缘(silicon-on-insulator,SOI)基底或晶片上通常可比元件设置于传统硅晶片(bulksilicon)上在集成电路内得到更佳的绝缘效果。其中硅覆绝缘基底的制作一般是将一薄氧化层或其他绝缘层夹设于硅晶片之间，而所制备的元件则设置于薄氧化层上方的硅层上。以硅覆绝缘基底为基础所制备的半导体元件所提供的绝缘效果除了可去除互补型金属氧化物半导体(CMOS)晶体管元件中可能产生的闩锁效应(latch-up)，又可降低寄生电容(parasiticcapacitance)的产生。目前将金属氧化物半导体晶体管等主动元件制备于硅覆绝缘基底上的过程中需至少形成两种不同尺寸的接触插塞，包括连接主动元件的接触插塞与贯穿硅覆绝缘基底并连接另一硅晶片的背面(backside)接触插塞。然而现今在制作上述两种接触插塞的手段上均有其缺点，因此如何提供一种更为简便并同时减少成本的制作工艺方法即为现今一重要课题。
技术实现思路
本专利技术一实施例揭露一种制作半导体元件的方法。首先提供一基底，该基底包含一第一半导体层、一绝缘层以及一第二半导体层，然后形成一主动元件于基底上，形成一层间介电层于基底及主动元件上，形成第一接触插塞于层间介电层内并电连接主动元件，之后于形成该第一接触插塞之后形成一第二接触插塞于层间介电层及绝缘层内。本专利技术另一实施例揭露一种半导体元件，其主要包含一基底，该基底包含一第一半导体层、一绝缘层以及一第二半导体层；一主动元件设于基底上；一层间介电层设于主动元件上；一第一接触插塞设于层间介电层内并电连接主动元件；以及一第二接触插塞设于层间介电层及绝缘层内，其中该第二接触插塞上表面高于该层间介电层上表面。附图说明图1为本专利技术一实施例制作一半导体元件的方法示意图；图2为本专利技术一实施例接续图1制作一半导体元件的方法示意图；图3为本专利技术一实施例接续图2制作一半导体元件的方法示意图；图4为本专利技术一实施例接续图3制作一半导体元件的方法示意图；图5为本专利技术一实施例接续图4制作一半导体元件的方法示意图；图6为本专利技术一实施例接续图5制作一半导体元件的方法示意图；图7为本专利技术一实施例接续图6制作一半导体元件的方法示意图；图8为本专利技术一实施例接续图7制作一半导体元件的方法示意图；图9为本专利技术一实施例的半导体元件的结构示意图。主要元件符号说明12基底14第一区域16第二区域18第一半导体层20绝缘层22第二半导体层24浅沟隔离26主动(有源)元件28栅极结构30间隙壁32间隙壁34轻掺杂漏极36源极/漏极区域38硅化金属层40栅极介电层42栅极材料层44接触洞蚀刻停止层46层间介电层48衬垫层50掩模层52第一接触洞54导电层56第一接触插塞58第二接触洞60衬垫层62第二接触插塞64金属间介电层66金属内连线68金属间介电层70金属内连线具体实施方式请参照图1至图5，图1至图5为本专利技术优选实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，且基底12上较佳定义有一第一区域14以及一第二区域16，其中第一区域14较佳用来制备例如金属氧化物半导体晶体管等主动元件，第二区域16则用来制作贯穿整个基底12并经由基底背面连接另一基底或半导体晶片的背面(backside)接触插塞。在本实施例中，基底12较佳为一硅覆绝缘(silicon-on-insulator,SOI)基底，其主要包含一第一半导体层18、一绝缘层20设于第一半导体层18上以及一第二半导体层22设于绝缘层20上。更具体而言，第一半导体层18与第二半导体层22可包含相同或不同材料且可分别选自由硅、锗以及锗化硅所构成的群组，设置于第一半导体层18与第二半导体层22之间的绝缘层20较佳包含二氧化硅(SiO2)，但不局限于此。需注意的是，本实施例虽较佳选用硅覆绝缘基底作为半导体元件的基底，但依据本专利技术的其他实施例，基底12又可选用例如是硅基底、外延硅基底、碳化硅基底等的半导体基底，这些材料选择也均属本专利技术所涵盖的范围。然后可去除部分第二半导体层22以形成一浅沟隔离(shallowtrenchisolation,STI)24环绕第二半导体层22，其中被浅沟隔离24所环绕的第二半导体层22较佳用来设置一主动元件。接着形成一主动元件26于基底12上。在本实施例中，所制备的主动元件26较佳为一金属氧化物半导体晶体管，其主要包含一栅极结构28、一间隙壁30与间隙壁32设于栅极结构28侧壁、一轻掺杂漏极34设于间隙壁28两侧的第二半导体层22内以及一源极/漏极区域36设于间隙壁32两侧的第二半导体层22内、一选择性外延层(图未示)设于间隙壁32两侧的第二半导体层22内以及一选择性硅化金属层38设于源极/漏极区域36表面与栅极结构28顶部。在本实施例中，栅极结构28又细部包含一栅极介电层40以及一栅极材料层42或栅极电极设于栅极介电层40上，其中栅极介电层40可包含二氧化硅、氮化硅或高介电常数(highdielectricconstant,high-k)材料而栅极材料层24可包含金属材料、多晶硅或金属硅化物(silicide)等导电材料。间隙壁30与间隙壁32各自为单一间隙壁，其可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组，但不局限于此。除此之外，依据本专利技术一实施例，各间隙壁30、32又可依据制作工艺需求为一复合式间隙壁，例如又可细部包含一第一子间隙壁(图未示)与第二子间隙壁(图未示)，第一子间隙壁与第二子间隙壁的其中一者的剖面可呈现L型或I型，第一子间隙壁与第二子间隙壁可包含相同或不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组，这些实施例均属本专利技术所涵盖的范围。然后形成一由氮化硅所构成的接触洞蚀刻停止层(contactetchstoplayer,CESL)44于基底12上覆盖栅极结构28以及一层间介电层46于接触洞蚀刻停止层44上。接着再依序形成一衬垫层48以及一掩模层50于层间介电层46上，其中衬垫层48较佳包含氧化硅，掩模层50则可包含一复合结构，例如可更细部包含一非晶碳膜(amorphouscarbonfilm,APF)以及一介电抗反射层(dielectricantireflectivecoating,DARC)于衬垫层48上。接着如图2所示，可先形成一图案化光致抗蚀剂(图未示)于掩模层50表面，再利用图案化光致抗蚀剂为掩模进行一蚀刻制作工艺，依序去除部分本文档来自技高网...

【技术保护点】
1.一种制作半导体元件的方法，其特征在于，包含：/n提供基底，该基底包含第一半导体层、绝缘层以及第二半导体层；/n形成主动元件于该基底上；/n形成层间介电层于该基底及该主动元件上；/n形成第一接触插塞于该层间介电层内并电连接该主动元件；以及/n在形成该第一接触插塞之后形成第二接触插塞于该层间介电层及该绝缘层内。/n

【技术特征摘要】
1.一种制作半导体元件的方法，其特征在于，包含：
提供基底，该基底包含第一半导体层、绝缘层以及第二半导体层；
形成主动元件于该基底上；
形成层间介电层于该基底及该主动元件上；
形成第一接触插塞于该层间介电层内并电连接该主动元件；以及
在形成该第一接触插塞之后形成第二接触插塞于该层间介电层及该绝缘层内。


2.如权利要求1所述的方法，其中该主动元件包含：
栅极结构，设于该第二半导体层上；以及
源极/漏极区域，设于该栅极结构两侧的该第二半导体层内。


3.如权利要求2所述的方法，另包含形成浅沟隔离环绕该源极/漏极区域。


4.如权利要求3所述的方法，另包含：
在形成该层间介电层之前形成接触洞蚀刻停止层于该主动元件上；
去除部分该层间介电层以及部分该接触洞蚀刻停止层以形成第一接触洞；
形成该第一接触插塞于该第一接触洞内；
去除部分该层间介电层、部分该接触洞蚀刻停止层、部分该浅沟隔离以及部分该绝缘层以形成第二接触洞；
形成衬垫层于该层间介电层上并填入该第二接触洞内；
形成导电层于该第二接触洞内；以及
平坦化该导电层以形成第二接触插塞。


5.如权利要求4所述的方法，另包含平坦化该导电层使该第二接触插塞上表面切齐该衬垫层。


6.如权利要求4所述的方法，另包含于形成该第二接触插塞后去除该衬垫层。


7.如权利要求6所述的方法，其中该第二接触插塞上表面高于该层间介电层上表面。


8.如权利要求1...

【专利技术属性】
技术研发人员：朱猛剀，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71