半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供鳍部和位于所述鳍部上的沟道叠层，沟道叠层包括牺牲层和位于牺牲层上的沟道层，靠近鳍部一侧的部分沟道层作为第一沟道层，位于第一沟道层上的剩余沟道层作为第二沟道层；形成多个横跨沟道叠层的伪栅结构；在伪栅结构两侧的沟道叠层中形成与第一沟道层接触的第一源漏掺杂层；在第二沟道层侧壁上形成第二源漏掺杂层；去除伪栅结构和牺牲层后，在伪栅结构和牺牲层的位置处形成栅极结构。第一源漏掺杂层、第一沟道层以及栅极结构中包围第一沟道层的栅极结构用于构成一个晶体管，第二源漏掺杂层、第二沟道层以及栅极结构中包围第二沟道层的栅极结构构成另一个晶体管，优化了半导体结构的电学性能。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。全栅极纳米线可以在现有的替代栅鳍式场效应晶体管(FinTET)工艺流程中仅添加两个过程模块得到，两个过程模块如下：一是在体硅(bulkSilicon)或者SOIwafer上生长一层硅，这样可避免体硅材料漏电。二是在可更换的金属门回路上选择性的移除锗硅，然后利用HKMG(high-k绝缘层+金属栅极)堆叠环绕硅通道去形成全包围金属栅极晶体管。
技术实现思路
本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及位于所述鳍部上的多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，其中，靠近所述鳍部一侧的部分所述沟道层作为第一沟道层，位于所述第一沟道层上的剩余所述沟道层作为第二沟道层；形成横跨所述沟道叠层的伪栅结构，且所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁；在所述伪栅结构两侧的沟道叠层中形成第一源漏掺杂层，所述第一源漏掺杂层与所述第一沟道层接触；在所述第二沟道层侧壁上形成第二源漏掺杂层；在所述伪栅结构露出的衬底上形成层间介质层，所述层间介质层覆盖所述第一源漏掺杂层和第二源漏掺杂层并露出所述伪栅结构顶部；去除所述伪栅结构，在所述伪栅结构的位置处形成栅极开口；去除所述牺牲层，在所述牺牲层的位置处形成与所述栅极开口连通的通道；在所述栅极开口和通道中形成栅极结构。相应的，本专利技术实施例还提供一种半导体结构，包括：衬底；鳍部，位于所述衬底上；第一源漏掺杂层，分立于所述鳍部上；一个或多个相间隔的第一沟道层，位于所述第一源漏掺杂层之间，且与所述第一源漏掺杂层接触，所述第一沟道层悬置于所述鳍部上方；第二源漏掺杂层，分立悬空于所述第一源漏掺杂层上；一个或多个相间隔的第二沟道层，位于所述第二源漏掺杂层之间，且与所述第一源漏掺杂层接触，所述第二沟道层悬置于所述第一沟道层上方；栅极结构，横跨所述鳍部上的所述第一沟道层和第二沟道层，且包围所述第一沟道层和第二沟道层。与现有技术相比，本专利技术实施例的技术方案具有以下优点：本专利技术实施例在鳍部上形成多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，其中，靠近所述鳍部一侧的部分所述沟道层作为第一沟道层，位于所述第一沟道层上的剩余所述沟道层作为第二沟道层，随后形成横跨所述沟道叠层且覆盖所述沟道叠层的部分顶壁和部分侧壁的伪栅结构，在所述伪栅结构两侧的沟道叠层中形成第一源漏掺杂层，在所述第二沟道层侧壁上形成第二源漏掺杂层，且在去除所述伪栅结构和牺牲层后，在所述伪栅结构和牺牲层的位置处形成栅极结构。本专利技术实施例中，第一源漏掺杂层、第一沟道层以及栅极结构中包围所述第一沟道层的部分栅极结构用于构成第一晶体管，第二源漏掺杂层、第二沟道层以及栅极结构中包围第二沟道层的部分栅极结构用于构成第二晶体管，从而通过上下堆叠的方式在所述栅极结构上形成不同晶体管，增加了半导体结构的集成度，优化了半导体结构的电学性能。附图说明图1是一种半导体结构的结构示意图；图2至图18是本专利技术实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。具体实施方式由
技术介绍
可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。参考图1，示出了一种半导体结构的对应的结构示意图。如图1所示，基底，包括衬底1以及凸出于衬底1的鳍部2；源漏掺杂层3，分立于鳍部2上；一个或多个沟道层4，悬置于源漏掺杂层3之间且与源漏掺杂层3接触，所述沟道层4悬置于所述鳍部2上；金属栅极结构5，横跨所述鳍部2上的所述沟道层4且包围所述沟道层4；介质层6，覆盖源漏掺杂层3以及所述金属栅极结构5的侧壁。半导体器件朝着集成度更高，器件能更小的方向发展，半导体结构从原先平面MOSFET向具有更高功效的GAA晶体管发展，但一般的半导体结构中PMOS晶体管或者NMOS晶体管都是分开形成的，一个GAA结构仅对应一种晶体管，这导致半导体结构的尺寸不易进一步的降低，从而导致半导体结构的性能难以进一步得到优化。为了解决技术问题，本专利技术实施例在鳍部上形成多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，其中，靠近所述鳍部一侧的部分所述沟道层作为第一沟道层，位于所述第一沟道层上的剩余所述沟道层作为第二沟道层，随后形成横跨所述沟道叠层且覆盖所述沟道叠层的部分顶壁和部分侧壁的伪栅结构，在所述伪栅结构两侧的沟道叠层中形成第一源漏掺杂层，在所述第二沟道层侧壁上形成第二源漏掺杂层，且在去除所述伪栅结构和牺牲层后，在所述伪栅结构和牺牲层的位置处形成栅极结构。本专利技术实施例中，第一源漏掺杂层、第一沟道层以及栅极结构中包围所述第一沟道层的部分栅极结构用于构成第一晶体管，第二源漏掺杂层、第二沟道层以及栅极结构中包围第二沟道层的部分栅极结构用于构成第二晶体管，从而通过上下堆叠的方式在所述栅极结构上形成不同晶体管，增加了半导体结构的集成度，优化了半导体结构的电学性能。为使本专利技术实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术实施例的具体实施例做详细的说明。图2至图18是本专利技术实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。参考图2，提供基底，基底包括衬底100(如图2所示)、凸出于衬底100上分立的鳍部101(如图2所示)以及位于鳍部101上的多个沟道叠层102(如图2所示)，沟道叠层102包括牺牲层1021和位于牺牲层1021上的沟道层1022。衬底100用于为后续形成栅极结构提供工艺平台。本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及位于所述鳍部上的多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，其中，靠近所述鳍部一侧的部分所述沟道层作为第一沟道层，位于所述第一沟道层上的剩余所述沟道层作为第二沟道层；/n形成横跨所述沟道叠层的伪栅结构，且所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁；/n在所述伪栅结构两侧的沟道叠层中形成第一源漏掺杂层，所述第一源漏掺杂层与所述第一沟道层接触；/n在所述第二沟道层侧壁上形成第二源漏掺杂层；/n在所述伪栅结构露出的衬底上形成层间介质层，所述层间介质层覆盖所述第一源漏掺杂层和第二源漏掺杂层并露出所述伪栅结构顶部；/n去除所述伪栅结构，在所述伪栅结构的位置处形成栅极开口；/n去除所述牺牲层，在所述牺牲层的位置处形成与所述栅极开口连通的通道；/n在所述栅极开口和通道中形成栅极结构。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及位于所述鳍部上的多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，其中，靠近所述鳍部一侧的部分所述沟道层作为第一沟道层，位于所述第一沟道层上的剩余所述沟道层作为第二沟道层；
形成横跨所述沟道叠层的伪栅结构，且所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁；
在所述伪栅结构两侧的沟道叠层中形成第一源漏掺杂层，所述第一源漏掺杂层与所述第一沟道层接触；
在所述第二沟道层侧壁上形成第二源漏掺杂层；
在所述伪栅结构露出的衬底上形成层间介质层，所述层间介质层覆盖所述第一源漏掺杂层和第二源漏掺杂层并露出所述伪栅结构顶部；
去除所述伪栅结构，在所述伪栅结构的位置处形成栅极开口；
去除所述牺牲层，在所述牺牲层的位置处形成与所述栅极开口连通的通道；
在所述栅极开口和通道中形成栅极结构。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，位于相邻所述第一沟道层和第二沟道层之间的所述牺牲层的厚度为8纳米至20纳米。


3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一源漏掺杂层的步骤包括：在所述伪栅结构两侧的沟道叠层中形成凹槽；在所述凹槽中形成掺杂有离子的第一外延层；回刻蚀部分厚度的所述第一外延层，形成所述第一源漏掺杂层。


4.如权利要求1所述的半导体结构的形成方法，其特征在于，采用选择性外延生长法在所述第二沟道层侧壁上生长第二外延层，且在形成所述第二外延层的过程中原位掺杂离子，形成所述第二源漏掺杂层；
或者，在所述第二沟道层侧壁上形成第二外延层；在所述第二外延层中掺杂离子，形成所述第二源漏掺杂层。


5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一源漏掺杂层中的掺杂离子和第二源漏掺杂层中的掺杂离子类型相反；或者，所述第一源漏掺杂层中的掺杂离子和第二源漏掺杂层中的掺杂离子类型相同。


6.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述第一源漏掺杂层的步骤中，还在所述第二沟道层的侧壁上形成多余第一源漏掺杂层；
形成所述第二源漏掺杂层之前，还包括：去除所述多余第一源漏掺杂层。


7.如权利要求1或6所述的半导体结构的形成方法，其特征在于，在形成第一源漏掺杂层后，形成第二源漏掺杂层前，还包括：形成覆盖所述第一源漏掺杂层的隔离层，所述隔离层露出所述第二沟道层。


8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为介电材料。


9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一源漏掺杂层上的所述隔离层的厚度3纳米至10纳米。


10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅极结构的步骤包括：在所述第一沟道层上保形覆盖第一功函数层；在所述第二沟道层上保形覆盖第二功函数层；形成所述第一功函数层和第二功函数层后，在所述栅极开口和通道中形成栅极层。


11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述第一功函数层和第二功函数层的步骤包括：形成至少保形覆盖所述第一沟道层和第二沟道层的第一功函数材料层；在所述栅极开口和通道中形成保护层，所述保护层覆盖位于所述第一沟道层上的第一功函数材料层，且露出位于所述第二沟道层上的第一功函数材料层；采用湿法刻蚀工艺去除所述保护层露出...

【专利技术属性】
技术研发人员：王楠，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31