一种三维存储器、CMOS晶体管及其制造方法技术

本发明专利技术提供了一种三维存储器、CMOS晶体管及其制造方法。上述CMOS晶体管结构包括衬底、形成在衬底上的栅极以及位于所述栅极两侧的衬底内的源极和漏极，上述的CMOS晶体管还包括至少覆盖所述栅极、源极、漏极的叠层封装结构，所述叠层封装结构中的一层为氧化铝层。本发明专利技术还提供了包含上述CMOS晶体管的三维存储器，以及用以形成上述CMOS晶体管的制造方法。根据本发明专利技术所提供的三维存储器、CMOS晶体管及其制造方法，能够使得CMOS晶体管结构具有更优地氢H阻断能力，并且能够提供优异的接触CT刻蚀停止层，从而能够有效提高CMOS晶体管的可靠性，使得包含上述CMOS晶体管的三维存储器性能更为优异。

【技术实现步骤摘要】
一种三维存储器、CMOS晶体管及其制造方法
本专利技术涉及半导体制造领域，尤其涉及三维存储器中CMOS晶体管的结构及其制造。
技术介绍
在常规的CMOS晶体管制造流程中，为了避免氢(hydrogen)在CMOS晶体管后段工艺(BEOL，Backendofline)的退火工艺(FGA，FormingGasAnealing，采用混合气体进行退火，混合气体中包含氢气)中对CMOS晶体管造成影响，通常会在晶体管顶部添加SiN薄层作为封装层(ESL)，以用作BEOL退火工艺中氢的阻挡层。然而，上述的现有工艺中存在以下两个问题：(a)氢H的阻断能力不足在三维存储器中，需要大量的氢来钝化通道孔多晶硅的悬空键。通过研究发现，氢扩散会通过氮化硅的封装层影响晶体管的可靠性，与单纯的CMOS工艺流程相比，经过BEOL后段金属全环路工艺的低压CMOS晶体管的热载流子效应(HCI)和负偏压温度不稳定性(NBTI)衰退了两个数量级。当前的氮化物封装层不足以阻止3DNAND中的氢H。并且氮化物的厚度还受到相邻晶体管之间的间隙的高密度等离子体化学气相沉积(HDP-CVD)间隙填充能力的限制。对于BEOL后段金属工艺，有研究表明了后段金属工艺中的FG退火步骤与NBTI和HCI之间的关系，即，降低FG退火工艺中的热预算能够有效改善NBTI现象，以及通过减少FG退火能够有效改善HCI现象。这主要是由于在FG退火中，氢H被用以钝化悬空键(passivatedanglingbond)，过量的氢H将从Si-H键断裂出来的原子H去除。(b)接触CT(contact)刻蚀的停止问题为了增加晶体管的容量，晶体管与晶体管之间的空间更小，因此需要更薄的氮化物封装层。然而，薄的氮化物封装层不利于为接触CT蚀刻提供足够的蚀刻停止，这可能会影响接触CT蚀刻计量，从而导致接触CT电阻变化甚至结点穿通。因此，亟需要一种CMOS晶体管结构及其制造工艺流程，能够通过更好地阻断氢H，并且通过解决接触CT刻蚀停止的问题来提高CMOS晶体管的可靠性。从而能够提高采用上述CMOS晶体管构成外围电路的三维存储器的性能。
技术实现思路
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。为了解决上述问题，本专利技术提供了一种CMOS晶体管，包括衬底、形成在衬底上的栅极以及位于上述栅极两侧的衬底内的源极和漏极，其中，上述CMOS晶体管还包括至少覆盖上述栅极、源极、漏极的叠层封装结构，上述叠层封装结构中的一层为氧化铝层。在上述CMOS晶体管结构的一实施例中，可选的，上述叠层封装结构中的另一层为氮化硅层或薄氧层。在上述CMOS晶体管结构的一实施例中，可选的，上述氮化硅层或氧化硅层的厚度为1-20纳米；和/或上述氧化铝层的厚度为1-20纳米。在上述CMOS晶体管结构的一实施例中，可选的，上述氮化硅层或氧化硅层的厚度为1-10纳米，和/或上述氧化铝层的厚度为1-10纳米。在上述CMOS晶体管结构的一实施例中，可选的，上述氧化铝层位于上述另一层远离上述衬底的一侧。在上述CMOS晶体管结构的一实施例中，可选的，还包括穿过上述叠层封装结构并与上述栅极、源极、漏极电连接的接触。本专利技术还提供了一种三维存储器，具体包括外围电路和存储电路，上述外围电路包括如上述CMOS晶体管的任一实施例。在上述三维存储器的一实施例中，可选的，上述外围电路与存储电路在上述垂直于上述衬底的方向上堆叠设置；或者，上述外围电路在平行于上述衬底的方向上位于上述存储电路的一侧。本专利技术还提供了一种CMOS晶体管的制造方法，具体包括：形成CMOS晶体管，上述CMOS晶体管包括衬底、形成在衬底上的栅极以及位于上述栅极两侧的衬底内的源极和漏极；以及形成至少覆盖上述栅极、源极、漏极的叠层封装结构，其中，上述叠层封装结构中的一层为氧化铝层。在上述制造方法的一实施例中，可选的，形成上述叠层封装结构进一步包括：沉积形成至少覆盖上述栅极、源极、漏极的叠层封装结构的第一层，上述第一层为氮化硅层或薄氧层；以及在上述第一层上沉积形成上述氧化铝层。在上述制造方法的一实施例中，可选的，沉积形成厚度为1-20纳米的上述氮化硅层或薄氧层；和/或沉积形成厚度为1-20纳米的上述氧化铝层。在上述制造方法的一实施例中，可选的，沉积形成厚度为1-10纳米的上述氮化硅层或薄氧层；和/或沉积形成厚度为1-10纳米的上述氧化铝层。在上述制造方法的一实施例中，可选的，上述制造方法还包括：形成穿过上述叠层封装结构并与上述栅极、源极、漏极电连接的接触。在上述制造方法的一实施例中，可选的，形成上述接触进一步包括：在上述氧化铝层上形成中间介质层；对应上述栅极、源极、漏极的接触区域对上述中间介质层进行刻蚀，并停止在上述氧化铝层；基于所暴露的氧化铝层对上述叠层封装结构进行切挖工艺，以形成暴露上述栅极、源极、漏极的接触区域的接触孔；以及在上述接触孔中填充接触介质以形成上述接触。根据本专利技术所提供的CMOS晶体管及其制造方法，能够产生如下的技术效果：(1)优越的氢阻断能力；(2)出色的蚀刻停止层，可改善接触CT蚀刻量并防止结点穿通；(3)附加的氢吸收层(氧化铝层)可阻止氢扩散；(4)由于高压场强下的较高漏电能力，氧化铝层还有助于降低工艺引起的充电损坏。根据本专利技术所提供的CMOS晶体管及其制造方法，能够通过提供氢H的叠层封装阻挡层来提高CMOS可靠性并提供更好的接触CT蚀刻停止的方法。在本专利技术所提供的CMOS晶体管结构及其制造方法中，应用叠层封装阻挡层来提供更好的氢H阻挡能力，以改善热载流子效应(HCI)和负偏压温度不稳定性(NBTI)。同时增强接触CT蚀刻停止能力，以改善接触CT刻蚀量并减少结穿通。本专利技术所提供的叠层封装阻挡层是由薄的氮化硅和氧化铝组成的，这在H阻挡和蚀刻停止方面都非常出色。尤其叠层封装阻挡层中的氧化铝层还可以吸收氢，进一步阻止氢扩散到晶体管的栅极氧化物区域，并有助于降低等离子体注入损伤(PID，plasmainduceddamage)的影响。并且还能够提高采用本专利技术的一方面所提供的CMOS晶体管构成外围电路的三维存储器的性能。附图说明在结合以下附图阅读本公开的实施例的详细描述之后，能够更好地理解本专利技术的上述特征和优点。在附图中，各组件不一定是按比例绘制，并且具有类似的相关特性或特征的组件可能具有相同或相近的附图标记。图1-7示出了根据本专利技术所提供的CMOS晶体管结构的制造方法执行各个步骤后的CMOS晶体管结构。图8示出了本专利技术一方面所提供的三维存储器本文档来自技高网...

【技术保护点】
1.一种CMOS晶体管，包括衬底、形成在衬底上的栅极以及位于所述栅极两侧的衬底内的源极和漏极，其特征在于，还包括至少覆盖所述栅极、源极、漏极的叠层封装结构，所述叠层封装结构中的一层为氧化铝层。/n

【技术特征摘要】
1.一种CMOS晶体管，包括衬底、形成在衬底上的栅极以及位于所述栅极两侧的衬底内的源极和漏极，其特征在于，还包括至少覆盖所述栅极、源极、漏极的叠层封装结构，所述叠层封装结构中的一层为氧化铝层。


2.如权利要求1所述的CMOS晶体管，其特征在于，所述叠层封装结构中的另一层为氮化硅层或薄氧层。


3.如权利要求2所述的CMOS晶体管，其特征在于，所述氮化硅层或氧化硅层的厚度为1-20纳米；和/或
所述氧化铝层的厚度为1-20纳米。


4.如权利要求3所述的CMOS晶体管，其特征在于，所述氮化硅层或氧化硅层的厚度为1-10纳米，和/或
所述氧化铝层的厚度为1-10纳米。


5.如权利要求2所述的CMOS晶体管，其特征在于，所述氧化铝层位于所述另一层远离所述衬底的一侧。


6.如权利要求1所述的CMOS晶体管，其特征在于，还包括穿过所述叠层封装结构并与所述栅极、源极、漏极电连接的接触。


7.一种三维存储器，其特征在于，包括外围电路和存储电路，所述外围电路包括权利要求1至6任一项所述的CMOS晶体管。


8.如权利要求7所述的三维存储器，其特征在于，所述外围电路与存储电路在所述垂直于所述衬底的方向上堆叠设置；或者，所述外围电路在平行于所述衬底的方向上位于所述存储电路的一侧。


9.一种CMOS晶体管的制造方法，其特征在于，包括：
形成CMOS晶体...

【专利技术属性】
技术研发人员：刘峻，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42