纠错码电路、半导体存储器装置以及存储器系统制造方法及图纸

公开了纠错码电路、半导体存储器装置以及存储器系统。半导体存储器装置的纠错码电路包括校正子生成电路和纠正电路。响应于解码模式信号，校正子生成电路通过使用第一奇偶校验矩阵和第二奇偶校验矩阵中的一个基于从存储器单元阵列读取的码字中的消息和第一奇偶校验位，来生成校正子。纠正电路接收所述码字，基于校正子纠正所述码字中的(t1+t2)个错误位的至少一部分，并输出纠正的消息。这里，t1和t2分别是大于0的自然数。

Error correcting code circuit, semiconductor memory device and memory system

【技术实现步骤摘要】
纠错码电路、半导体存储器装置以及存储器系统本申请要求于2018年12月17日提交到韩国知识产权局的第10-2018-0162883号韩国专利申请的优先权，所述韩国专利申请的公开通过整体引用包含于此。
示例实施例涉及存储器装置，更具体地，涉及半导体存储器装置的纠错码(ECC)电路、半导体存储器装置和/或存储器系统。
技术介绍
半导体存储器装置可被分类为非易失性存储器装置(诸如，闪存装置)和易失性存储器装置(诸如，DRAM)。DRAM的高速操作和成本效率使得DRAM用于系统存储器成为可能。由于DRAM的制造设计规则的持续缩减，DRAM中的存储器单元的位错误可能快速增加并且DRAM的良率会降低。
技术实现思路
一些示例实施例提供一种能够提高纠错能力并且能够高效地使用片上纠错码(ECC)的半导体存储器装置的ECC电路。一些示例实施例提供一种能够提高纠错能力并且能够高效地使用片上ECC的半导体存储器装置。一些示例实施例提供一种能够提高纠错能力并且能够高效地使用片上ECC的存储器系统。根据一些示例实施例，一种半导体存储器装置的ECC电路包括：校正子生成电路，被配置为响应于解码模式信号通过使用第一奇偶校验矩阵和第二奇偶校验矩阵中的一个基于从存储器单元阵列读取的码字中的消息和第一奇偶校验位，来生成校正子；以及纠正电路，被配置为接收所述码字，基于校正子纠正所述码字中的(t1+t2)个错误位的至少一部分，并且输出纠正的消息，其中，t1和t2是大于0的自然数。根据一些示例实施例，一种半导体存储器装置包括：存储器单元阵列，包括连接到多条字线和多条位线的多个存储器单元；纠错码(ECC)电路，被配置为：通过基于生成矩阵对从存储器控制器接收的消息执行ECC编码来生成码字，基于来自存储器单元阵列的读取码字中的消息和第一奇偶校验位来生成校正子，基于校正子纠正所述读取码字中的(t1+t2)个错误位的至少一部分，并且输出纠正的消息，其中，t1和t2是大于0的自然数；以及控制逻辑电路，被配置为基于从存储器控制器接收的命令和地址控制ECC电路。根据一些示例实施例，一种存储器系统，包括：半导体存储器装置；以及存储器控制器，被配置为控制半导体存储器装置，其中，半导体存储器装置包括：存储器单元阵列，包括连接到多条字线和多条位线的多个存储器单元；纠错码(ECC)电路，被配置为：通过基于生成矩阵对从存储器控制器接收的消息执行ECC编码来生成码字，基于来自存储器单元阵列的读取码字中的消息和第一奇偶校验位来生成校正子，基于校正子纠正所述读取码字中的(t1+t2)个错误位的至少一部分，并且输出纠正的消息，其中，t1和t2是大于0的自然数；以及控制逻辑电路，被配置为基于从存储器控制器接收的命令和地址控制ECC电路。因此，半导体存储器装置获得具有t1位纠错能力的系统ECC引擎的码信息，具有t2位纠错能力的半导体存储器装置可在半导体存储器装置执行ECC解码时，通过选择性地使用与系统ECC引擎的码信息相关联的奇偶校验矩阵来纠正(t1+t2)个错误位。因此，半导体存储器装置可提高片上ECC引擎的纠错能力，并且可高效地使用片上ECC引擎。附图说明从以下结合附图的详细描述，将更清楚地理解说明性的、非限制性的示例实施例。图1是示出根据一些示例实施例的存储器系统的框图。图2是示出根据一些示例实施例的图1的存储器系统中的存储器控制器的框图。图3是示出根据一些示例实施例的图2中的系统ECC引擎的示例的框图。图4是用于描述根据数据位和奇偶校验位的片上ECC级别的示图。图5是示出根据一些示例实施例的图1的存储器系统中的半导体存储器装置的框图。图6是图5中示出的存储器单元的示例实现的电路图。图7示出图5的半导体存储器装置中的第一存储体阵列的示例。图8是示出根据一些示例实施例的图5的半导体存储器装置中的ECC引擎的示例的框图。图9示出存储在图3的系统ECC引擎中的存储器中的第一生成矩阵的示例。图10示出存储在图3的系统ECC引擎中的存储器中的系统奇偶校验矩阵的示例。图11示出存储在图8的ECC引擎中的存储器中的第二生成矩阵的示例。图12示出存储在图8的ECC引擎中的存储器中的第一奇偶校验矩阵的示例。图13示出存储在图8的ECC引擎中的存储器中的第二奇偶校验矩阵的示例。图14示出在图8的ECC引擎中ECC解码器输出的码字的示例配置。图15是示出根据一些示例实施例的图8中的ECC解码器的示例的框图。图16示出在第一解码模式下的图15中的校正子生成电路。图17示出在第二解码模式下的图15中的校正子生成电路。图18是用于解释根据在第一解码模式和第二解码模式下的可纠正的错误位第一解码模式和第二解码模式二者都是可行的值的表。图19是示出根据一些示例实施例的操作半导体存储器装置的方法的流程图。图20是示出图19中的第一解码操作的流程图。图21是示出图19中的第二解码操作的流程图。图22是示出根据一些示例实施例的操作存储器系统的方法的流程图。图23是示出根据一些示例实施例的半导体存储器装置的框图。图24是根据一些示例实施例的采用图23的半导体存储器装置的3D芯片结构的截面图。图25是示出根据一些示例实施例的存储器系统的框图。图26是示出根据一些示例实施例的包括存储器装置的半导体封装件的配置图。具体实施方式在下文中将参照示出一些示例实施例的附图更全面地描述各种示例实施例。图1是示出根据一些示例实施例的存储器系统的框图。参照图1，存储器系统10可包括存储器控制器100和半导体存储器装置200。存储器控制器100可控制存储器系统10的整体操作。存储器控制器100可控制主机与半导体存储器装置200之间的整体数据交换。例如，存储器控制器100可响应于来自主机的请求，将数据写入在半导体存储器装置200中或从半导体存储器装置200读取数据。此外，存储器控制器100可向半导体存储器装置200发出操作命令，以控制半导体存储器装置200。存储器控制器100将命令CMD和地址ADDR发送到半导体存储器装置200，并与半导体存储器装置200交换消息MSG。存储器控制器100将配置标志信号CFL发送到半导体存储器装置200。在一些示例实施例中，半导体存储器装置200包括动态存储器单元，诸如，动态随机存取存储器(DRAM)。存储器控制器100可包括系统纠错码(ECC)引擎130，半导体存储器装置200包括ECC引擎400和存储器单元阵列(MCA)300。系统ECC引擎130对从主机接收的数据执行第一ECC编码以生成消息MSG，并将消息MSG发送到半导体存储器装置200作为包括链路奇偶校验和消息MSG的编码消息CM。此外，系统ECC引擎130对从半导体存储器装置200提供的消息MSG执行ECC解码以本文档来自技高网...

【技术保护点】
1.一种半导体存储器装置的纠错码电路，所述纠错码电路包括：/n校正子生成电路，被配置为响应于解码模式信号通过使用第一奇偶校验矩阵和第二奇偶校验矩阵中的一个基于从存储器单元阵列读取的码字中的消息和第一奇偶校验位，来生成校正子；以及/n纠正电路，被配置为/n接收所述码字，/n基于校正子纠正所述码字中的t1+t2个错误位的至少一部分，其中，t1和t2是大于0的自然数，并且/n输出纠正的消息。/n

【技术特征摘要】
20181217 KR 10-2018-01628831.一种半导体存储器装置的纠错码电路，所述纠错码电路包括：
校正子生成电路，被配置为响应于解码模式信号通过使用第一奇偶校验矩阵和第二奇偶校验矩阵中的一个基于从存储器单元阵列读取的码字中的消息和第一奇偶校验位，来生成校正子；以及
纠正电路，被配置为
接收所述码字，
基于校正子纠正所述码字中的t1+t2个错误位的至少一部分，其中，t1和t2是大于0的自然数，并且
输出纠正的消息。


2.根据权利要求1所述的纠错码电路，其中，校正子生成电路包括：
开关电路，被配置为
接收第一奇偶校验矩阵和第二奇偶校验矩阵，并且
响应于解码模式信号选择第一奇偶校验矩阵和第二奇偶校验矩阵中的一个，以及
校正子生成器，连接到开关电路，被配置为通过使用选择的奇偶校验矩阵基于所述码字生成校正子。


3.根据权利要求2所述的纠错码电路，其中，
开关电路还被配置为：如果解码模式信号指定第一解码模式，则选择第一奇偶校验矩阵，并且
校正子生成器还被配置为：如果解码模式信号指定第一解码模式，则通过使用第一奇偶校验矩阵基于所述码字生成校正子。


4.根据权利要求3所述的纠错码电路，其中，
纠正电路还被配置为：基于校正子纠正所述码字中的t1+t2个错误位。


5.根据权利要求2所述的纠错码电路，其中，
开关电路还被配置为：如果解码模式信号指定第二解码模式，则选择第二奇偶校验矩阵，并且
校正子生成器还被配置为：如果解码模式信号指定第二解码模式，则通过使用第二奇偶校验矩阵基于所述码字生成校正子。


6.根据权利要求5所述的纠错码电路，其中，
纠正电路被配置为：基于校正子纠正所述码字中的t2个错误位。


7.根据权利要求1所述的纠错码电路，其中，纠正电路包括：
错误定位多项式计算器，被配置为基于校正子计算错误定位多项式的系数；
错误位置计算器，被配置为基于具有计算的系数的错误定位多项式，生成指示所述码字中的至少一个错误位的位置的错误位置信号；以及
数据纠正器，被配置为：
基于错误位置信号纠正所述码字中的至少一个错误位，并且
输出纠正的消息。


8.根据权利要求1所述的纠错码电路，还包括：
模式选择器，被配置为生成解码模式信号。


9.根据权利要求1所述的纠错码电路，还包括：
存储器，被配置为存储第一奇偶校验矩阵和第二奇偶校验矩阵，其中，
第一奇偶校验矩阵包括第二奇偶校验矩阵和系统奇偶校验矩阵，并且
存储器控制器被配置为：
将消息发送到半导体存储器装置，并且
在纠错码解码中使用系统奇偶校验矩阵。


10.一种半导体存储器装置，包括：
存储器单元阵列，包括连接到多条字线和多条位线的多个存储器单元；
纠错码电路，被配置为：
通过基于生成矩阵对从存储器控制器接收的消息执行纠错码编码，来生成码字，
基于来自存储器单元阵列的读取码字中的消息和第一奇偶校验位，来生成校正子，
基于校正子纠正所述读取码字中的t1+t2个错误位的至少一部分，其中，t1和t2是大于0的自然数，并且
输出纠正的消息；以及
控制逻辑电路，被配置为基于从存储器控制器接收的命令和地址控制纠错码电路。


11.根据权利要求10所述的半导体存储器装置，其中，
纠错码电路被配置为：纠正少于或等于t2个错误位，以及
存储器控制器被配置为：
将消息发送到所述半导体存储器装置，并且
纠正少于或等于t1个错误位。


12.根据权利要求10所述的半导体存储器装置，其中，纠错码电路包括：
纠错码编码器，被配置为：对接收的消息执行纠错码编码；以及
纠错码解码器，包括：
校正子生成电路，被配置为响应于解码模式信号通过使用第一奇偶校验矩阵和第二奇偶校验矩阵中的一个基于所述读取码字中的消息和第一奇偶校验位，来生成校正子；以及
纠正电路，被配置为基于校正子纠正所述读...

【专利技术属性】
技术研发人员：赵诚慧，李起准，李明奎，孔骏镇，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR