空间通信应用的低密度奇偶校验码编码器装置制造方法及图纸

本发明专利技术属于数字通信差错控制编码领域，具体涉及一种空间通信应用的低密度奇偶校验码编码器装置。本发明专利技术针对深空应用LDPC码的传统编码方法中的矩阵乘法运算所用到的逻辑资源较多的问题，提出了使用校验矩阵H进行变换后得到的更小的稠密矩阵进行编码的电路实现方案。本发明专利技术的编码器装置包括控制电路、输入信息比特交织后多副本存储单元、编码运算单元和输出缓存单元，其实现复杂度与码长呈线性关系，与传统的LDPC码的编码方法即使用信息位与生成矩阵相乘的编码方法相比，本发明专利技术的方法使用更少的逻辑资源，实现方式简单，便于在通信系统中应用。

Low density parity coder for space communication applications

【技术实现步骤摘要】
空间通信应用的低密度奇偶校验码编码器装置
本专利技术属于数字通信差错数字编码领域，具体涉及空间通信应用的低密度奇偶校验码编码器装置。
技术介绍
在空间通信中，信号的传输距离长，信息损耗大，以致使接收端接收到的信噪比极低，因此，需要采用高编码增益的信道编码技术保证信息的可靠传输。针对深空应用，空间数据系统咨询委员会(CCSDS)提出将基于图论的低密度奇偶校验码(LDPC码)应用于新一代空间遥测信道。随着码长不断增加，这类LDPC码可以实现最小距离的线性增长，因此具有较优异的纠错性能。在CCSDS标准中，传统的LDPC码的编码方法为利用生成矩阵G与信息码块相乘得到码字c。具体编码过程为，将校验矩阵H分为两个矩阵即H＝[QP]，其中Q为H的前KM(码率为1/2时K＝2)列，其大小为3M*KM，P为H的后3M列，其大小为3M*3M，定义W＝(P-1Q)T，W是KM*3M的稠密循环矩阵，则生成矩阵G＝[IW]，其中I是KM*KM的单位矩阵；最后将G的后M列删余后得到KM*(K+2)M的矩阵并与信息码块相乘就能得到最后的码字c。由于生成矩阵G的前KM列是一个单位矩阵I，因此单位矩阵与信息码块相乘还是信息码块，因此只需要将W矩阵的前KM列与信息码块相乘即可。由于CCSDS标准中的LDPC码是一类准循环码，生成矩阵G具有准循环特性，W的前KM列是4K*8个的准循环矩阵。编码时使用存储器存储W矩阵的前KM列中每一个子块的第一行，因此对于码率为1/2的LDPC码，需要利用存储器存储64个维度为的稠密矩阵。专利技术人在实现本专利技术的过程中，发现传统编码技术中存在以下缺点和不足：由于W矩阵是稠密的，因此编码实现需要的运算量较大，浪费的硬件资源也较多。以上两个方面造成该类LDPC码的编码器的实现复杂度与功耗等都面临一定的挑战。因此为了减少运算量并降低硬件资源的使用量，本专利技术针对基于CCSDS标准的LDPC码，提出了一种深空应用的LDPC码编码器装置的实现方法。
技术实现思路
本专利技术的目的在于：针对现有技术的不足，而提出的一种空间通信应用的低密度奇偶校验码编码器装置，该装置有效地解决了上述存在的缺陷。为实现上述目的，本专利技术采用如下技术方案：一种空间通信应用的低密度奇偶校验码编码器装置，包括控制电路、分别与所述控制电路相连接的输入信息比特交织后多副本存储单元、编码运算单元和输出缓存单元；所述控制电路输出的m1输入使能和m2输入使能连接所述输入信息比特交织后多副本存储单元以及所述输出缓存单元，所述控制电路输出的编码运算使能作为输出使能连接所述输入信息比特交织后多副本存储单元，所述控制电路输出的编码运算使能作为所述编码运算单元的编码使能，所述控制电路输出的p1输入使能分别连接所述输入信息比特交织后多副本存储单元、所述编码运算单元和所述输出缓存单元，所述控制电路输出的p2输入使能连接所述编码运算单元和所述输出缓存单元，所述控制电路输出的输出缓存使能作为所述输出缓存单元的输出使能以及整个编码器的编码输出使能，输入信息连接所述输入信息比特交织后多副本存储单元以及所述输出缓存单元，所述输入信息比特交织后多副本存储单元的输出连接所述编码运算单元，所述编码运算单元输出的校验位p1和校验位p2连接所述输出缓存单元，所述输出缓存单元输出编码后的码字，其中，m1和m2分别为信息位的前半段和后半段，p1和p2分别为校验位的前半段和后半段。作为对本专利技术中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，所述控制电路包括一个计数器和一个计数比较器；编码器的工作使能控制所述计数器计数的开始与结束，所述计数器输出的计数值作为所述计数比较器的输入，所述计数比较器在所述计数器的计数值为0-(M-1)时，将m1的输入使能置为1，所述计数比较器在所述计数器的计数值为M-(2M-1)时，将m2的输入使能置为1，所述计数比较器在所述计数器的计数值为(2M-1)-3M时，将编码运算使能置为1，所述计数比较器在所述计数器的计数值为(4M+3)-(5M+2)时，将p1输入使能置为1，所述计数比较器在所述计数器的计数值为(5M+3)-(6M+2)时，将p2输入使能置为1，所述计数比较器在所述计数器的计数值为(6M+3)-(8M+2)时，将编码输出使能置为1，其中，对于码率为1/2的LDPC码来说，信息位为1024比特的LDPC码的M＝512，信息位为4096比特的LDPC码的M＝2048，信息位为16384比特的LDPC码的M＝8192。作为对本专利技术中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，所述输入信息比特交织后多副本存储单元包括及中间变量(k＝7、8)存储单元、及中间变量(k＝5、6、7、8)的存储单元，其中，πk表示M*M的置换矩阵，k∈{1,2,3,4,5,6,78}，πk的第i行中非零元素1位于第πk(i)列，i∈{1,2,…,M-1}，并由公式计算得到，其中表示向下取整，mod表示取模运算，θk、φk(j,M)(j＝0,1,2,3)的值通过预设的数值表进行查找。作为对本专利技术中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，所述及中间变量(k＝7、8)的存储单元包括一个地址生成器一、两个地址生成器二和三个RAM存储器；其中，所述地址生成器一包括计数器1和计数器2，两个计数器的计数值均为0-(M-1)，在m1的输入使能或者p1的输入使能是高电平时所述计数器1生成所述RAM存储器的写地址，在m1的输出使能或者p1输入使能为高电平时所述计数器2生成所述RAM存储器的读地址；其中，所述地址生成器二包括计数器3、计数器4和一个计数控制器，两个计数器的计数值均为0-(M-1)，在m1的输入使能是高电平时所述计数器3的计数值输出给所述计数控制器，所述计数控制器控制所述计数器3的计数值并生成所述RAM存储器的写地址，在m1的输出使能是高电平时所述计数器4生成所述RAM存储器的读地址；三个所述RAM存储器的输入和输出的数据位宽为1比特，深度为M，三个所述RAM存储器存储的内容以及输出分别为以及作为对本专利技术中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，及的存储单元包括一个地址生成器一、四个地址生成器二和五个RAM存储器，五个所述RAM存储器的输入和输出的数据位宽为1比特，深度为M，五个所述RAM存储器存储的内容及输出分别为以及其中，k＝5、6、7、8。作为对本专利技术中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，所述编码运算单元包括t1计算单元、t3计算单元、t4计算单元、t4及πk×t4的存储单元、计算单元和计算单元，其中，t1、t3、t4、πk×t4均为中间变量，t1为与的异或；t3为以及的异或；t4为辅助矩阵T乘以t3，所述辅助矩阵T＝(IM+(π7+π8))·(π2+π2+π2)-1，(·)-1表示矩阵的逆运算，T的维度为M×M；k＝1,2,3,4。作为对本专利技术中所述的空间通信应用的低密度奇偶校验码编码器装置的改进，所述t1计算单元为一个二输入的异或门，是所述二输入本文档来自技高网...

【技术保护点】
1.一种空间通信应用的低密度奇偶校验码编码器装置，其特征在于：包括控制电路、分别与所述控制电路相连接的输入信息比特交织后多副本存储单元、编码运算单元和输出缓存单元；/n所述控制电路输出的m

【技术特征摘要】
1.一种空间通信应用的低密度奇偶校验码编码器装置，其特征在于：包括控制电路、分别与所述控制电路相连接的输入信息比特交织后多副本存储单元、编码运算单元和输出缓存单元；
所述控制电路输出的m1输入使能和m2输入使能连接所述输入信息比特交织后多副本存储单元以及所述输出缓存单元，所述控制电路输出的编码运算使能作为输出使能连接所述输入信息比特交织后多副本存储单元，所述控制电路输出的编码运算使能作为所述编码运算单元的编码使能，所述控制电路输出的p1输入使能分别连接所述输入信息比特交织后多副本存储单元、所述编码运算单元和所述输出缓存单元，所述控制电路输出的p2输入使能连接所述编码运算单元和所述输出缓存单元，所述控制电路输出的输出缓存使能作为所述输出缓存单元的输出使能以及整个编码器的编码输出使能，输入信息连接所述输入信息比特交织后多副本存储单元以及所述输出缓存单元，所述输入信息比特交织后多副本存储单元的输出连接所述编码运算单元，所述编码运算单元输出的校验位p1和校验位p2连接所述输出缓存单元，所述输出缓存单元输出编码后的码字，其中，m1和m2分别为信息位的前半段和后半段，p1和p2分别为校验位的前半段和后半段。


2.根据权利要求1所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：所述控制电路包括一个计数器和一个计数比较器；
编码器的工作使能控制所述计数器计数的开始与结束，所述计数器输出的计数值作为所述计数比较器的输入，所述计数比较器在所述计数器的计数值为0-(M-1)时，将m1的输入使能置为1，所述计数比较器在所述计数器的计数值为M-(2M-1)时，将m2的输入使能置为1，所述计数比较器在所述计数器的计数值为(2M-1)-3M时，将编码运算使能置为1，所述计数比较器在所述计数器的计数值为(4M+3)-(5M+2)时，将p1输入使能置为1，所述计数比较器在所述计数器的计数值为(5M+3)-(6M+2)时，将p2输入使能置为1，所述计数比较器在所述计数器的计数值为(6M+3)-(8M+2)时，将编码输出使能置为1，其中，对于码率为1/2的LDPC码来说，信息位为1024比特的LDPC码的M＝512，信息位为4096比特的LDPC码的M＝2048，信息位为16384比特的LDPC码的M＝8192。


3.根据权利要求1所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：所述输入信息比特交织后多副本存储单元包括及中间变量存储单元、及中间变量的存储单元，其中，πk表示M*M的置换矩阵，k∈{1,2,3,4,5,6,78}，πk的第i行中非零元素1位于第πk(i)列，i∈{1,2,…,M-1}，并由公式计算得到，其中表示向下取整，mod表示取模运算，θk、φk(j,M)(j＝0,1,2,3)的值通过预设的数值表进行查找。


4.根据权利要求3所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：所述及中间变量的存储单元包括一个地址生成器一、两个地址生成器二和三个RAM存储器；其中，所述地址生成器一包括计数器1和计数器2，两个计数器的计数值均为0-(M-1)，在m1的输入使能或者p1的输入使能是高电平时所述计数器1生成所述RAM存储器的写地址，在m1的输出使能或者p1输入使能为高电平时所述计数器2生成所述RAM存储器的读地址；其中，所述地址生成器二包括计数器3、计数器4和一个计数控制器，两个计数器的计数值均为0-(M-1)，在m1的输入使能是高电平时所述计数器3的计数值输出给所述计数控制器，所述计数控制器控制所述计数器3的计数值并生成所述RAM存储器的写地址，在m1的输出使能是高电平时所述计数器4生成所述RAM存储器的读地址；三个所述RAM存储器的输入和输出的数据位宽为1比特，深度为M，三个所述RAM存储器存储的内容以及输出分别为以及


5.根据权利要求3所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：及的存储单元包括一个地址生成器一、四个地址生成器二和五个RAM存储器，五个所述RAM存储器的输入和输出的数据位宽为1比特，深度为M，五个所述RAM存储器存储的内容及输出分别为以及其中，k＝5、6、7、8。


6.根据权利要求1所述的空间通信应用的低密度奇偶校验码编码器装置，其特征在于：所述编码运算单元包括t1计算单元、t3计算单元、t4计算单元、t4及πk×t4的存储单元、计算单元和计算单元，其中，t...

【专利技术属性】
技术研发人员：陈为刚，王瑞雪，韩昌彩，杨晋生，
申请(专利权)人：天津大学，
类型：发明
国别省市：天津;12