编码方法、译码方法、纠错方法及相关装置制造方法及图纸

本发明专利技术实施例提供一种编码方法、译码方法、纠错方法及相关装置，其中编码方法适于对写入DDR存储装置中的信息码数据执行RS编码，以对在一个时钟周期内包括1个符号的误码传输数据进行纠错；其中，所述DDR存储装置的数据通道具有至少两个独立的分支通道，所述1个符号位宽为t位，所述分支通道的位宽为n/2，该编码方法包括：接收用于写入DDR存储装置中的信息码数据，其中，每次接收的所述信息码数据为k位的信息码数据；根据所述信息码数据与预设的校验矩阵，生成2t位的校验码数据；将所述信息码数据和所述校验码数据组合，得到n位的RS编码数据；将所述RS编码数据写入所述DDR存储装置，本发明专利技术实施例可适配不断演进的存储装置。

Coding method, decoding method, error correction method and related devices

【技术实现步骤摘要】
编码方法、译码方法、纠错方法及相关装置
本专利技术实施例涉及编码纠错
，尤其涉及编码方法、译码方法、纠错方法及相关装置。
技术介绍
纠错码技术在通信信息技术中广泛使用。一般而言，在数字信息发送之前，需要按照相应规则，在发送端的数据流中加入冗余码，以便接收端能够进行误码检测与纠正。里德-所罗门(Reed-Solomon，RS)纠错码是目前最有效且应用较广的差错控制编码方式。RS码可以纠正随机错误，也可以纠正突发错误与存储错误，已经广泛应用于卫星通信、数字电视、闪存(NandFlash)与DDR内存等领域。然而，随着科技的发展，目前已有的RS编码、译码与纠错方法，不论是编码、译码还是纠错，均存在与不断演进的存储装置不相适配的问题。
技术实现思路
有鉴于此，本专利技术实施例提供了一种编码方法、译码方法、纠错方法及相关装置，以适配不断演进的存储装置。为实现上述目的，本专利技术实施例提供如下技术方案：一方面，本专利技术实施例的编码方案，对写入DDR存储装置中的信息码数据执行RS编码，以对在一个时钟周期内包括1个符号的误码传输数据进行纠错时，每次接收的用于写入DDR存储装置中的信息码数据为k位的信息码数据，并根据所述信息码数据与预设的校验矩阵，生成2t位的校验码数据，从而组合得到n位的RS编码数据，并写入DDR存储装置中。相比于现有的RS编码方案，本专利技术实施例提供的编码方案适用于数据通道具有至少两个独立的分支通道的DDR存储装置，因而适配于不断演进的存储装置。可选的，进一步，本专利技术实施例的RS编码数据的位宽为80位纠错1个符号的误码传输数据，相比于144位纠错1个符号的误码传输数据，纠错能力大大提高。同时，由于RS编码数据的位宽为80位，相比于144位RS编码数据，计算长度大大降低，从而简化了计算过程。可选的，进一步，由于RS编码数据的位宽降低，使得对应的计算长度降低，进一步使得进行对应计算的逻辑门数降低，从而在降低了门延迟的同时，优化了时序，减少了硬件电路开销。可选的，进一步，在DDR存储装置为DDR5存储装置时，本专利技术实施例可进一步有效充分利用DDR5的冗余存储资源。另一方面，本专利技术实施例的译码方案，对读取的DDR存储装置中的信息码数据执行RS译码，以对在一个时钟周期内包括1个符号的误码传输数据进行纠错时，读取DDR存储装置中存储的n位的RS编码数据，并根据读取的RS编码数据与预设的校验矩阵，生成n位的伴随式数据，根据所述伴随式数据输出相应的译码数据。相比于现有的RS编码数据纠错方法，本专利技术实施例提供的译码方案适用于数据通道具有至少两个独立的分支通道的DDR存储装置，因而适配于不断演进的存储装置。可选的，进一步，本专利技术实施例RS编码数据的位宽为80位纠错1个符号的误码传输数据，相比于144位纠错1个符号的误码传输数据，纠错能力大大提高。同时，相比于现有的144位RS编码数据纠错1个符号的误码传输数据，本专利技术实施例提供的译码方案提高了纠错能力。又一方面，本专利技术实施例的数据纠错方案，对获取的RS译码数据执行纠错，以修正包括1个符号的误码传输数据中的误码时，获取RS译码得到n位的伴随式数据，并基于预设的校验矩阵和所述伴随式数据中的2t位的校验码数据，确定k位的信息码数据中的1个符号的误码的位置，基于所述校验矩阵和所述误码的位置，确定位于所述误码的位置的信息码数据。相比于现有的RS编码数据纠错方法，本专利技术实施例提供的译码方案适用于数据通道具有至少两个独立的分支通道的DDR存储装置，因而适配于不断演进的存储装置。可选的，进一步，本专利技术实施例RS编码数据的位宽为80位纠错1个符号的误码传输数据，相比于144位纠错1个符号的误码传输数据，纠错能力大大提高。附图说明图1示出了DDR4结构示意图；图2示出了DDR5结构示意图；图3示出了144bit的ECCword结构的示例图；图4示出了本专利技术实施例提供的ECCword结构的示例图；图5示出了本专利技术实施例中一种编码方法的流程图；图6示出了本专利技术实施例中一种校验矩阵结构图；图7示出了本专利技术实施例中一种译码方法的流程图；图8示出了本专利技术实施例中一种数据纠错方法的流程图；图9示出了本专利技术实施例中一种编码装置的结构示意图；图10示出了本专利技术实施例中一种译码装置的结构示意图；图11示出了本专利技术实施例中一种数据纠错装置的结构示意图；图12示出了本专利技术实施例中另一种数据纠错装置的结构示意图；图13示出了本专利技术实施例中又一种数据纠错装置的结构示意图；图14示出了本专利技术实施例中一种DDR存储装置的结构示意图；图15示出了本专利技术实施例中另一种DDR存储装置的结构示意图。具体实施方式一般而言，在数字信息写入DDR(DoubleDataRate，双倍数据速率)存储装置之前，采用RS编码电路对信息码进行编码，在读取DDR存储装置中的数字信息时，对RS编码数据进行对应的RS译码和纠错，以实现对DDR存储装置中的数字信息进行误码检测与纠正。然而，随着科技的发展，DDR存储装置不断演进，例如，现阶段新一代的DDR存储装置为DDR5SDRAM(Double-Data-Rate5SynchronousDynamicRandomAccessMemory，第5代双倍数据率同步动态随机存取存储器，以下称为DDR5)，与DDR4SDRAM(Double-Data-Rate4SynchronousDynamicRandomAccessMemory，第4代双倍数据率同步动态随机存取存储器，以下称为DDR4)相比，DDR5具有更高的性能和更低的功耗。DDR5预计将带来4266至6400MT/s的I/O速度，电源电压降至1.1V，允许的波动范围为3％(即±0.033V)。此外，DDR5每个模块使用两个独立的32或40位通道，使得每个通道将具有其自己的7位地址/命令总线，从而进一步具有更高的命令总线效率和更好的刷新方案。然而，现有的针对DDR存储装置中的RS纠错码并不能适配于不断演进的DDR存储装置。具体的，参考图1所示的DDR4结构示意图和图2所示的DDR5结构示意图，可以看出，DDR4中的模块具有两个独立的第一通道和第二通道，具体的，第一通道可以为数据通道CA，第二通道可以为数据通道DQ，以分别接入单个N位宽的命令地址(CA)总线和数据(DQ)总线，而在DDR5中的模块中，每个独立的数据通道均被分成了两个单独的分支通道，具体的，对应CA总线的是两个独立的分支通道CA-1和CA-2，其中，分支通道CA-1和CA-2的位宽为n/2，以分别接入单个位宽对应为n/2的CA分支总线，而对应DQ总线的是两个独立的分支通道DQ-1和DQ-2，其中，分支通道DQ-1和DQ-2的位宽为n/2，以分别接入单个位宽对应为n/2的DQ分支总线。基于不同通道位宽的变化，使得原有的针对n位宽的RS编码并不能适配于新一代的DD本文档来自技高网...

【技术保护点】
1.一种编码方法，其特征在于，所述编码方法适于对写入DDR存储装置中的信息码数据执行RS编码，以对在一个时钟周期内包括1个符号的误码传输数据进行纠错；其中，所述DDR存储装置的数据通道具有至少两个独立的分支通道，所述1个符号位宽为t位，所述分支通道的位宽为n/2，所述编码方法包括：/n接收用于写入DDR存储装置中的信息码数据，其中，每次接收的所述信息码数据为k位的信息码数据；/n根据所述信息码数据与预设的校验矩阵，生成2t位的校验码数据；/n将所述信息码数据和所述校验码数据组合，得到n位的RS编码数据，其中，n＝k+2t；/n将所述RS编码数据写入所述DDR存储装置。/n

【技术特征摘要】
20191226 CN 20191136805421.一种编码方法，其特征在于，所述编码方法适于对写入DDR存储装置中的信息码数据执行RS编码，以对在一个时钟周期内包括1个符号的误码传输数据进行纠错；其中，所述DDR存储装置的数据通道具有至少两个独立的分支通道，所述1个符号位宽为t位，所述分支通道的位宽为n/2，所述编码方法包括：
接收用于写入DDR存储装置中的信息码数据，其中，每次接收的所述信息码数据为k位的信息码数据；
根据所述信息码数据与预设的校验矩阵，生成2t位的校验码数据；
将所述信息码数据和所述校验码数据组合，得到n位的RS编码数据，其中，n＝k+2t；
将所述RS编码数据写入所述DDR存储装置。


2.根据权利要求1所述的编码方法，其特征在于，所述编码方法中，t为8，k为64，n为80。


3.根据权利要求2所述的编码方法，其特征在于，所述将所述RS编码数据写入所述DDR存储装置，包括：
将所述RS编码数据分为2组RS编码子数据，任一组所述RS编码子数据包括32位的信息码数据和8位的校验码数据；
将2组RS编码子数据分2次写入所述DDR存储装置，其中一次写入一组RS编码子数据。


4.根据权利要求2所述的编码方法，其特征在于，所述预设的校验矩阵为16行80列。


5.根据权利要求1所述的编码方法，其特征在于，所述DDR存储装置为DDR5存储装置。


6.根据权利要求1所述的编码方法，其特征在于，所述DDR存储装置的芯片位宽为4，所述编码方法中，t为4，k为32，n为40。


7.根据权利要求1所述的编码方法，其特征在于，所述DDR存储装置的数据通道具有至少两个独立的分支通道具体包括：所述DDR存储装置的第一通道和第二通道分别被设置为至少两个单独的分支通道。


8.一种译码方法，其特征在于，所述译码方法适于对读取的DDR存储装置中的信息码数据执行RS译码，以对在一个时钟周期内包括1个符号的误码传输数据进行纠错；其中，所述DDR存储装置的数据通道具有至少两个独立的分支通道，所述1个符号位宽为t位，所述分支通道的位宽为n/2，所述译码方法包括：
读取DDR存储装置中存储的n位的RS编码数据；
根据读取的RS编码数据与预设的校验矩阵，生成n位的伴随式数据，所述伴随式数据包括k位的信息码数据和2t位的校验码数据，其中，n＝k+2t；
根据所述伴随式数据输出相应的译码数据。


9.根据权利要求8所述的译码方法，其特征在于，所述译码方法中，t为8，k为64，n为80。


10.根据权利要求9所述的译码方法，其特征在于，所述读取DDR存储装置中存储的n位的RS编码数据，包括：
读取所述DDR存储装置中存储的2组RS编码子数据，其中，任一组所述RS编码子数据包括32位的信息码数据和8位的校验码数据；
将所述2组RS编码子数据组合得到80位的RS编码数据。


11.根据权利要求9所述的译码方法，其特征在于，所述预设的校验矩阵为16行80列。


12.根据权利要求8所述的译码方法，其特征在于，所述根据所述伴随式数据输出相应的译码数据，包括：
当得到的伴随式数据中包含非零值时，将所述伴随式数据输出至数据纠错装置进行纠错处理，并将纠错后的结果作为输出的译码数据；
当得到的伴随式数据中无非零值时，提取所述伴随式数据对应的信息码数据作为输出的译码数据。


13.根据权利要求8所述的译码方法，其特征在于，所述DDR存储装置为DDR5存储装置。


14.根据权利要求8所述的译码方法，其特征在于，所述DDR存储装置的芯片位宽为4，所述译码方法中，t为4，k为32，n为40。


15.根据权利要求8所述的编码方法，其特征在于，所述DDR存储装置的数据通道具有至少两个独立的分支通道具体包括：所述DDR存储装置的第一通道和第二通道分别被设置为至少两个单独的分支通道。


16.一种数据纠错方法，其特征在于，所述数据纠错方法适于对获取的RS译码数据执行纠错，以修正包括1个符号的误码传输数据中的误码；其中，所述DDR存储装置的数据通道具有至少两个独立的分支通道，所述1个符号位宽为t位，所述分支通道的位宽为n/2，所述数据纠错方法包括：
获取RS译码得到n位的伴随式数据，所述伴随式数据包括k位的信息码数据和2t位的校验码数据；
基于预设的校验矩阵和所述伴随式数据中的2t位的校验码数据，确定k位的信息码数据中的误码的位置和数量，其中，n＝k+2t；
若k位的信息数据中仅1个符号的误码，基于所述校验矩阵和所述误码的位置，确定位于所述误码的位置的信息码数据。


17.根据权利要求16所述的数据纠错方法，其特征在于，所述数据纠错方法中，t为8，k为64，n为80。


18.根据权利要求17所述的数据纠错方法，其特征在于，所述译码数据基于读取DDR存储装置中的信息码数据得到，所述预设的校验矩阵为16行80列。


19.根据权利要求16所述的数据纠错方法，其特征在于，还包括...

【专利技术属性】
技术研发人员：周鹏，谢飞，
申请(专利权)人：成都海光集成电路设计有限公司，
类型：发明
国别省市：四川;51