一种LDPC码编码器及编码方法技术

本申请提供一种LDPC码编码器及编码方法，编码器包括：输入格式转换模块，用于将输入的待编码数据转换成第一比特长度的第一比特数据；信息缓冲模块，用于乒乓缓存所述第一比特数据；编码模块，用于并行编码所述第一比特数据，以确定出编码后的第二比特数据；校验缓冲模块，用于乒乓缓存所述第二比特数据；输出格式转换模块，用于将所述第二比特数据转换为第二比特长度的待输出数据。信息缓冲模块可以乒乓缓存第一比特数据，编码模块可以并行编码第一比特数据，以得到第二比特数据，校验缓冲模块则可以乒乓缓存第二比特数据。这样能够有效提升编码器的并行度，从而提升编码器的编码速率。以及，编码器还可以实现多级流水编码和参数动态配置的功能。

A LDPC code encoder and coding method

【技术实现步骤摘要】
一种LDPC码编码器及编码方法
本申请涉及通信领域，具体而言，涉及一种LDPC码编码器及编码方法。
技术介绍
随着宽带系统的发展，数据传输速率越来越高，从之前的几十Mbps(Millionbitspersecond，传输速率单位，指每秒传输的位数量)到未来5G系统最高20Gbps(交换带宽，是衡量交换机总的数据交换能力的单位，传输速度为每秒1000兆位)的速率，对编码器的吞吐率要求也越来越高。5G系统采用具有QC-Raptor-Like结构的LDPC(LowDensityParityCheckCode，低密度奇偶校验)码，有两种基图，多种提升因子，以支持不同业务数据长度、码率的需求。因此，如何有效提高编码器的编码速率，是一个需要解决的问题。
技术实现思路
本申请实施例的目的在于提供一种LDPC码编码器及编码方法，以有效提高编码器的编码速率。为了实现上述目的，本申请的实施例通过如下方式实现：第一方面，本申请实施例提供一种LDPC码编码器，包括：输入格式转换模块，用于将输入的待编码数据转换成第一比特长度的第一比特数据；信息缓冲模块，用于乒乓缓存所述第一比特数据；编码模块，用于并行编码所述第一比特数据，以确定出编码后的第二比特数据；校验缓冲模块，用于乒乓缓存所述第二比特数据；输出格式转换模块，用于将所述第二比特数据转换为第二比特长度的待输出数据。在本申请实施例中，信息缓冲模块可以乒乓缓存第一比特数据，编码模块可以并行编码第一比特数据，以得到第二比特数据，校验缓冲模块则可以乒乓缓存第二比特数据。这样能够有效提升编码器的并行度，从而提升编码器的编码速率。结合第一方面，在第一方面的第一种可能的实现方式中，所述信息缓冲模块包括两个信息Buffer，所述校验缓冲模块包括两个校验Buffer。在该实现方式中，通过使用两个信息Buffer乒乓缓存第一比特数据，这样可以提升缓存第一比特数据的并行度，从而提升编码器的编码速率；通过使用两个校验Buffer乒乓缓存第二比特数据，这样可以提升缓存第二比特数据的并行度，从而提升编码器的编码速率。结合第一方面，在第一方面的第二种可能的实现方式中，所述编码模块包括：多个矩阵乘法器，以及存储器和计算单元，每个所述矩阵乘法器，用于根据所述第一比特数据，确定出第一参数和第二参数；所述存储器，用于存储所述第一参数；所述计算单元，用于根据所述第一参数确定出第一校验位；每个所述矩阵乘法器，还用于根据所述第一校验位和所述第二参数，确定出第二校验位，其中，所述第一校验位和所述第二校验位表示所述编码后的所述第二比特数据。在该实现方式中，编码模块包括多个矩阵乘法器，结合存储器和计算单元，可以提升计算校验位(即第一校验位和第二校验位)的并行度，从而提升编码器的编码速率。结合第一方面的第二种可能的实现方式，在第一方面的第三种可能的实现方式中，所述矩阵乘法器的数量为两个，对应的，所述存储器为双口存储器。在该实现方式中，矩阵乘法器的数量为两个，存储器采用双口存储器，这样可以在不增加存储器的情况下，提升编码模块编码的并行度，也能够降低成本(设计成本、生产成本等)。结合第一方面的第二种可能的实现方式，在第一方面的第四种可能的实现方式中，每个所述矩阵乘法器包括循环右移器和累加器。在该实现方式中，通过循环右移器和累加器实现矩阵的运算，能够保证运算的准确性，从而保证编码器编码的可靠性。结合第一方面的第四种可能的实现方式，在第一方面的第五种可能的实现方式中，所述LDPC码编码器还包括控制单元、循环移位值存储器和地址存储器，所述控制单元用于控制所述循环移位值存储器和所述地址存储器的读写，以及，通过所述地址存储器控制所述信息缓冲模块的读写；所述循环移位值存储器，用于存储所述循环右移器对应的循环移位值。在该实现方式中，控制单元可以控制循环移位值存储器和地址存储器的读写，也能够通过地址存储器控制信息缓冲模块的读写，从而为编码器对数据的流水处理提供基础。结合第一方面的第五种可能的实现方式，在第一方面的第六种可能的实现方式中，所述循环移位值存储器和所述地址存储器均为双口随机存取存储器。在该实现方式中，采用双口随机存取存储器作为循环移位值存储器和地址存储器，可以在不增加存储器的情况下，提升编码模块编码的并行度，也能够降低成本(设计成本、生产成本等)。结合第一方面，或者结合第一方面的第一种至第六种中任一可能的实现方式，在第一方面的第七种可能的实现方式中，所述LDPC码编码器还包括：输入缓存模块，用于缓存输入的所述待编码数据；输出缓存模块，用于缓存所述待输出数据。在该实现方式中，输入缓存模块可以缓存输入的待编码数据，输出缓存模块可以缓存待输出数据，从而可以保证编码器编码的可靠性。结合第一方面，或者结合第一方面的第一种至第六种中任一可能的实现方式，在第一方面的第八种可能的实现方式中，所述信息缓冲模块采用第一时钟频率，所述编码模块采用第二时钟频率，所述校验缓冲模块采用第三时钟频率。在该实现方式中，在核心处理部分(编码模块)使用较低的时钟频率(第二时钟频率)以提高电路的可靠性，较为简单的部分(信息缓冲模块和校验缓冲模块)使用较高的时钟频率(第一时钟频率和第三时钟频率)以降低速率瓶颈。这样能够在保证编码器的可靠性的条件下，尽可能提升编码速率。第二方面，本申请实施例提供一种LDPC码编码方法，应用于第一方面或第一方面的可能的实现方式中任一项所述的LDPC码编码器，所述方法包括：将输入的待编码数据转换为第一比特长度的第一比特数据，并乒乓缓存所述第一比特数据；并行编码所述第一比特数据，以确定出编码后的第二比特数据，并乒乓缓存所述第二比特数据；将所述第二比特数据转换为第二比特长度的待输出数据。在本申请实施例中，将输入的待编码数据转换为第一比特长度的第一比特数据并进行乒乓缓存，进一步并行编码第一比特数据，以确定出编码后的第二比特数据并乒乓缓存，以及，将第二比特数据转换为第二比特长度的待输出数据，以便编码器输出。这样有利于实现多级流水编码，从而提升编码时的并行度，提高编码速率。结合第二方面，在第二方面的第一种可能的实现方式中，所述方法包括：第一线程、第二线程和第三线程，所述第三线程运行步骤：将输入的待编码数据转换为第一比特长度的第一比特数据，并乒乓缓存所述第一比特数据时，所述第二线程运行步骤：并行编码所述第一比特数据，以确定出编码后的第二比特数据，并乒乓缓存所述第二比特数据，且所述第一线程运行步骤：将所述第二比特数据转换为第二比特长度的待输出数据。在该实现方式中，可实现多线程并行编码，大大提高了LDPC码编码器的编码效率。结合第二方面的第一种可能的实现方式，在第二方面的第二种可能的实现方式中，在所述LDPC码编码器的信息缓冲模块包括两个双口信息Buffer，校验缓冲模块包括两个双口校验Buffer，编码模块包括双口存储器和两个矩阵乘法器，循环移位值存储器和地址存储器均为双口随机存取存储器时，所述方法还本文档来自技高网...

【技术保护点】
1.一种LDPC码编码器，其特征在于，包括：/n输入格式转换模块，用于将输入的待编码数据转换成第一比特长度的第一比特数据；/n信息缓冲模块，用于乒乓缓存所述第一比特数据；/n编码模块，用于并行编码所述第一比特数据，以确定出编码后的第二比特数据；/n校验缓冲模块，用于乒乓缓存所述第二比特数据；/n输出格式转换模块，用于将所述第二比特数据转换为第二比特长度的待输出数据。/n

【技术特征摘要】
1.一种LDPC码编码器，其特征在于，包括：
输入格式转换模块，用于将输入的待编码数据转换成第一比特长度的第一比特数据；
信息缓冲模块，用于乒乓缓存所述第一比特数据；
编码模块，用于并行编码所述第一比特数据，以确定出编码后的第二比特数据；
校验缓冲模块，用于乒乓缓存所述第二比特数据；
输出格式转换模块，用于将所述第二比特数据转换为第二比特长度的待输出数据。


2.根据权利要求1所述的LDPC码编码器，其特征在于，所述信息缓冲模块包括两个信息Buffer，所述校验缓冲模块包括两个校验Buffer。


3.根据权利要求1所述的LDPC码编码器，其特征在于，所述编码模块包括：多个矩阵乘法器，以及存储器和计算单元，
每个所述矩阵乘法器，用于根据所述第一比特数据，确定出第一参数和第二参数；
所述存储器，用于存储所述第一参数；
所述计算单元，用于根据所述第一参数确定出第一校验位；
每个所述矩阵乘法器，还用于根据所述第一校验位和所述第二参数，确定出第二校验位，其中，所述第一校验位和所述第二校验位表示所述编码后的所述第二比特数据。


4.根据权利要求3所述的LDPC码编码器，其特征在于，所述矩阵乘法器的数量为两个，对应的，所述存储器为双口存储器。


5.根据权利要求3所述的LDPC码编码器，其特征在于，每个所述矩阵乘法器包括循环右移器和累加器。


6.根据权利要求5所述的LDPC码编码器，其特征在于，所述LDPC码编码器还包括控制单元、循环移位值存储器和地址存储器，
所述控制单元用于控制所述循环移位值存储器和所述地址存储器的读写，以及，通过所述地址存储器控制所述信息缓冲模块的读写；
所述循环移位值存储器，用于存储所述循环右移器对应的循环移位值。


7.根据权利要求6所述的LDPC码编码器，其特征在于，所述循环移位值存储器和所述地址存储器均为双口随机存取存储器。


8.根据权利要求1至7中任一项所述的LDPC码编码器，其特征在于，所述LDPC码编码器还包括：
输入缓存模块，用于缓存...

【专利技术属性】
技术研发人员：陆连伟，刘斌彬，赵叶星，
申请(专利权)人：北京华力创通科技股份有限公司，
类型：发明
国别省市：北京;11