一种LDPC码编码器及编码方法技术

本申请提供一种LDPC码编码器及编码方法，编码器包括：输入格式转换模块，用于将输入的待编码数据转换成第一比特长度的第一比特数据；信息缓冲模块，用于乒乓缓存所述第一比特数据；编码模块，用于并行编码所述第一比特数据，以确定出编码后的第二比特数据；校验缓冲模块，用于乒乓缓存所述第二比特数据；输出格式转换模块，用于将所述第二比特数据转换为第二比特长度的待输出数据。信息缓冲模块可以乒乓缓存第一比特数据，编码模块可以并行编码第一比特数据，以得到第二比特数据，校验缓冲模块则可以乒乓缓存第二比特数据。这样能够有效提升编码器的并行度，从而提升编码器的编码速率。以及，编码器还可以实现多级流水编码和参数动态配置的功能。

A LDPC code encoder and coding method

【技术实现步骤摘要】
一种LDPC码编码器及编码方法
本申请涉及通信领域，具体而言，涉及一种LDPC码编码器及编码方法。
技术介绍
随着宽带系统的发展，数据传输速率越来越高，从之前的几十Mbps(Millionbitspersecond，传输速率单位，指每秒传输的位数量)到未来5G系统最高20Gbps(交换带宽，是衡量交换机总的数据交换能力的单位，传输速度为每秒1000兆位)的速率，对编码器的吞吐率要求也越来越高。5G系统采用具有QC-Raptor-Like结构的LDPC(LowDensityParityCheckCode，低密度奇偶校验)码，有两种基图，多种提升因子，以支持不同业务数据长度、码率的需求。因此，如何有效提高编码器的编码速率，是一个需要解决的问题。
技术实现思路
本申请实施例的目的在于提供一种LDPC码编码器及编码方法，以有效提高编码器的编码速率。为了实现上述目的，本申请的实施例通过如下方式实现：第一方面，本申请实施例提供一种LDPC码编码器，包括：输入格式转换模块，用于将输入的待编码数据转换成第一比特长度的第一比特本文档来自技高网...

【技术保护点】
1.一种LDPC码编码器，其特征在于，包括：/n输入格式转换模块，用于将输入的待编码数据转换成第一比特长度的第一比特数据；/n信息缓冲模块，用于乒乓缓存所述第一比特数据；/n编码模块，用于并行编码所述第一比特数据，以确定出编码后的第二比特数据；/n校验缓冲模块，用于乒乓缓存所述第二比特数据；/n输出格式转换模块，用于将所述第二比特数据转换为第二比特长度的待输出数据。/n

【技术特征摘要】
1.一种LDPC码编码器，其特征在于，包括：
输入格式转换模块，用于将输入的待编码数据转换成第一比特长度的第一比特数据；
信息缓冲模块，用于乒乓缓存所述第一比特数据；
编码模块，用于并行编码所述第一比特数据，以确定出编码后的第二比特数据；
校验缓冲模块，用于乒乓缓存所述第二比特数据；
输出格式转换模块，用于将所述第二比特数据转换为第二比特长度的待输出数据。


2.根据权利要求1所述的LDPC码编码器，其特征在于，所述信息缓冲模块包括两个信息Buffer，所述校验缓冲模块包括两个校验Buffer。


3.根据权利要求1所述的LDPC码编码器，其特征在于，所述编码模块包括：多个矩阵乘法器，以及存储器和计算单元，
每个所述矩阵乘法器，用于根据所述第一比特数据，确定出第一参数和第二参数；
所述存储器，用于存储所述第一参数；
所述计算单元，用于根据所述第一参数确定出第一校验位；
每个所述矩阵乘法器，还用于根据所述第一校验位和所述第二参数，确定出第二校验位，其中，所述第一校验位和所述第二校验位表示所述编码后的所述第二比特数据。


4.根据权利要求3所述的LDPC码编码器，其特征在于，所述矩阵乘法器的数量为两个，对应的，所述存储器为双口存储器。


5.根据权利要求3所述的LDPC码编码器，其特征在于，每个所述矩阵乘法器包括循环右移器和累加器。


6.根据权利要求5所述的LDPC码编码器，其特征在于，所述LDPC码编码器还包括控制单元、循环移位值存储器和地址存储器，
所述控制单元用于控制所述循环移位值存储器和所述地址存储器的读写，以及，通过所述地址存储器控制所述信息缓冲模块的读写；
所述循环移位值存储器，用于存储所述循环右移器对应的循环移位值。


7.根据权利要求6所述的LDPC码编码器，其特征在于，所述循环移位值存储器和所述地址存储器均为双口随机存取存储器。


8.根据权利要求1至7中任一项所述的LDPC码编码器，其特征在于，所述LDPC码编码器还包括：
输入缓存模块，用于缓存...

【专利技术属性】
技术研发人员：陆连伟，刘斌彬，赵叶星，
申请(专利权)人：北京华力创通科技股份有限公司，
类型：发明
国别省市：北京;11