电容部件和电子芯片制造技术

本公开的实施例涉及电容部件和电子芯片。电容部件包括沟槽以及与沟槽竖直排列的第一氧化硅层的第一部分和包括多晶硅或非晶硅的第二导电层和第三导电层的第一部分，第一层的第一部分位于第二层和第三层的第一部分之间并与第二层和第三层的第一部分接触。

Capacitor components and electronic chips

【技术实现步骤摘要】
电容部件和电子芯片
本公开一般涉及电子装置，并且特别是电子集成电路芯片的电容部件和包括这种电容部件的电子芯片。
技术介绍
电子集成电路芯片通常包括晶体管和/或存储器单元。这种芯片通常还包括电容部件。
技术实现思路
根据本技术，可以克服制造过程复杂等技术问题，有助于实现以下优点：简化电容部件的制造步骤并且减小其所占用的结构空间。实施例提供了一种电容部件，包括半导体衬底；在所述半导体衬底中的沟槽；与第一沟槽竖直排列的氧化硅层；以及包括沟槽以及与沟槽竖直排列的第一氧化硅层的第一部分和包括多晶硅或非晶硅的第二导电层和第三导电层的第一部分，第一层的第一部分位于第二层和第三层的第一部分之间并与第二层和第三层的第一部分接触。根据某些实施例，第一导电层与所述第二导电层竖直排列地定位。根据某些实施例，第二层的第一部分与第三层的第一部分竖直排列地定位。根据某些实施例，氧化硅层与所述第一导电层和所述第二导电层形成堆叠。根据某些实施例，第一层、第二层和第三层的第一部分形成堆叠。根据某些实施例，氧化硅层的侧面以及所述第一导电层和所述第二导电层的侧面对应于所述堆叠的侧面。根据某些实施例，第一层、第二层和第三层的第一部分的侧面对应于所述堆叠的侧面。根据某些实施例，所述堆叠完全位于沟槽上方。根据某些实施例，电容部件包括位于沟槽中的绝缘层。根据某些实施例，绝缘层完全填满沟槽。根据某些实施例，绝缘层为所述沟槽的壁加衬，所述电容装置还包括通过所述绝缘层与所述衬底隔开的多晶硅壁。根据某些实施例，沟槽填充有由绝缘层与沟槽壁隔开的多晶硅壁。根据某些实施例，第一导电层包括外围，所述电容部件还包括：将所述第一导电层的所述外围与所述第二导电层分开的环形的氧化物-氮化物-氧化物结构。根据某些实施例，第二层的第一部分的外围通过氧化物-氮化物-氧化物三层结构的环形部分与第三层的第一部分分离。某些实施例提供了一种电子芯片，其包括半导体衬底；第一电容部件，所述第一电容部件包括：在所述半导体衬底中的第一沟槽；与所述第一沟槽竖直排列的第一氧化硅层；以及包括多晶硅或非晶硅的第一导电层和第二导电层，所述第一氧化硅层位于所述第一导电层和所述第二导电层之间并且与所述第一导电层和所述第二导电层接触。根据某些实施例，该电子芯片还包括晶体管栅极，所述晶体管栅极包括第三导电层和搁置在所述第三导电层上的第四导电层。根据某些实施例，该电子芯片还包括晶体管栅极，该晶体管栅极包括第二层的第二部分并且搁置在第一层的第二部分上。根据某些实施例，该电子芯片还包括第二电容部件，所述第二电容部件包括：所述半导体衬底中的第二沟槽；与所述第二沟槽竖直排列的第二氧化硅层；以及包括多晶硅或非晶硅的第三导电层和第四导电层，所述第二氧化硅层位于所述第三导电层和所述第四导电层之间并且与所述第三导电层和所述第四导电层接触，并且所述第一氧化硅层和所述第二氧化硅层具有不同的厚度。根据某些实施例，该电子芯片还包括第二电容部件，所述第二电容部件包括：第三导电层和第四导电层；以及所述第三导电层和所述第四导电层之间的第一氧化物-氮化物-氧化物三层结构。根据某些实施例，该电子芯片包括例如上文所定义的第二电容部件，第一电容部件和第二电容部件的第二层和第三层是共用的，并且这些第一层具有不同的厚度。根据某些实施例，该电子芯片包括附加的电容部件，该电容部件包括在第二层和第三层的附加部分之间的氧化物-氮化物-氧化物三层结构的第一部分。根据某些实施例，该电子芯片包括存储器单元，所述存储器单元包括浮置栅极、控制栅极和位于所述浮置栅极和所述控制栅极之间的第二氧化物-氮化物-氧化物三层结构，所述浮置栅极和所述控制栅极包括第五导电层和第六导电层。根据某些实施例，芯片包括位于存储器单元的浮置栅极和控制栅极之间的三层结构的第二部分，浮置栅极和控制栅极优选地分别包括第二层和第三层的部分。在下面结合附图在特定实施例的以下非限制性描述中将详细讨论前述和其他的特征和优点。附图说明图1A-图1C示出了形成电子芯片的方法的实施例的三个步骤；图2A-图2C示出了图1A-图1C的方法的实施例的三个其他步骤；图3示出了电容式电子芯片部件的实施例；图4至图7示出了用于形成电子芯片的电容部件的方法的实施例的步骤；以及图8是示意性地示出通过用于形成电容部件的方法的实施例获得的电子芯片的结构的横截面视图。具体实施方式在不同的附图中，相同的元件用相同的附图标记表示。特别地，不同实施例共有的结构元件和/或功能元件可以用相同的附图标记表示，并且可以具有相同的结构特性、尺寸特性和材料特性。为清楚起见，仅示出并详细描述了对于理解所描述的实施例有用的步骤和元件。特别地，既没有描述也没有示出晶体管和存储器单元的除栅极和栅极绝缘体之外的部件，这里描述的实施例与普通晶体管和存储器单元兼容。贯穿本公开，术语“连接”在用于指示电路部件之间的直接电连接，电路部件除了导体之外没有中间部件，而术语“耦合”用于指示可以是电路部件之间的直接的电连接或者经由一个或多个中间部件的电连接。在以下描述中，当提及限定绝对位置的术语，例如术语“顶部”、“底部”、“左”、“右”等，或限定相对位置的术语，例如术语“上方”，“下方”，“以上”等，或限定方向的术语，例如术语“水平”，“竖直”等时，除非以其他方式指出，它是指附图的取向。本文使用的术语“约”、“基本上”和“大约”指的是所讨论的值的±10％，优选±5％的公差。图1A-图2C示出了形成电子芯片的方法的实施例的六个连续步骤S1、S2、S3、S4、S5和S6。每个步骤由在该步骤之后获得的结构的部分简化横截面视图示出。通过该方法获得的芯片包括晶体管、存储器单元和电容部件。晶体管通常包括栅极，该栅极由栅极绝缘体与位于漏极区域和源极区域之间的沟道区域隔开。存储器单元通常包括晶体管，该晶体管具有顶部有控制栅极的浮置栅极。在图1A的步骤S1中，提供优选由硅制成的半导体衬底102。沟槽104从衬底102的前表面(或上表面)形成在衬底中。沟槽104所具有的深度例如大于100nm，优选大于300nm。在本实施例中，沟槽填充有电绝缘层，例如氧化硅。沟槽优选地完全填充有绝缘层。优选地，在填充之后，去除绝缘层位于沟槽外部的部分。位于沟槽中的绝缘体部分106可以与衬底102的前表面齐平。作为变型，这些部分的顶部位于衬底102的前表面上方。如图1B-图2C所示方法接下来的步骤S2至S6旨在形成位于沟槽104的绝缘体106上的相应部分C1、C2和C3中的电容部件。优选地，在位于由沟槽104界定的衬底区域上的部分M1、T2和T3中，步骤S2至S6进一步旨在形成：-在部分M1中，由第一栅极绝本文档来自技高网...

【技术保护点】
1.一种电容部件，其特征在于，包括：/n半导体衬底；/n在所述半导体衬底中的沟槽；/n与第一沟槽竖直排列的氧化硅层；以及/n包括多晶硅或非晶硅的第一导电层和第二导电层，所述氧化硅层位于所述第一导电层和所述第二导电层之间并且与所述第一导电层和所述第二导电层接触。/n

【技术特征摘要】
20181008 FR 18711401.一种电容部件，其特征在于，包括：
半导体衬底；
在所述半导体衬底中的沟槽；
与第一沟槽竖直排列的氧化硅层；以及
包括多晶硅或非晶硅的第一导电层和第二导电层，所述氧化硅层位于所述第一导电层和所述第二导电层之间并且与所述第一导电层和所述第二导电层接触。


2.根据权利要求1所述的电容部件，其特征在于，所述第一导电层与所述第二导电层竖直排列地定位。


3.根据权利要求1所述的电容部件，其特征在于，所述氧化硅层与所述第一导电层和所述第二导电层形成堆叠。


4.根据权利要求3所述的电容部件，其特征在于，所述氧化硅层的侧面以及所述第一导电层和所述第二导电层的侧面对应于所述堆叠的侧面。


5.根据权利要求3所述的电容部件，其特征在于，所述堆叠完全位于所述沟槽上方。


6.根据权利要求1所述的电容部件，其特征在于，包括位于所述沟槽中的绝缘层。


7.根据权利要求6所述的电容部件，其特征在于，所述绝缘层完全填充所述沟槽。


8.根据权利要求6所述的电容部件，其特征在于，所述绝缘层为所述沟槽的壁加衬，所述电容部件还包括通过所述绝缘层与所述衬底隔开的多晶硅壁。


9.根据权利要求1所述的电容部件，其特征在于，所述第一导电层包括外围，所述电容部件还包括：
将所述第一导电层的所述外围与所述第二导电层分开的环形的氧化物-氮化物-氧化物结构。<...

【专利技术属性】
技术研发人员：A·马扎基，P·弗纳拉，
申请(专利权)人：意法半导体鲁塞公司，
类型：新型
国别省市：法国;FR