使用梳状路由结构以减少金属线装载的存储器件制造技术

一种存储器件包括第一半导体结构和第二半导体结构。所述第一半导体结构包括第一衬底以及所述第一衬底上的一个或多个外围器件。所述第二半导体结构包括与多个竖直结构中的第一组电耦合的第一组导电线以及与所述多个竖直结构中的第二组电耦合的第二组导电线，所述多个竖直结构中的第二组不同于所述多个竖直结构中的第一组。所述第一组导电线与所述多个竖直结构的一端竖直隔开一定距离，并且所述第二组导电线与所述多个竖直结构的相对端竖直隔开一定距离。

Memory devices using comb routing structure to reduce wire load

【技术实现步骤摘要】
使用梳状路由结构以减少金属线装载的存储器件
技术介绍
本公开的实施例涉及三维(3D)存储器件及其制作方法。闪速存储器件已经经历了快速发展。闪速存储器件可以在没有电力的情况下对数据进行相当长时间的存储(即，它们具有非易失性存储器的形式)，并且具有诸如高集成度、快速存取、易于擦除和重写的优点。为了进一步提高闪速存储器件的位密度并降低其成本，已经开发出了三维NAND闪速存储器件。三维NAND闪速存储器件包括布置在衬底之上的字线的堆叠层，其中，多个半导体沟道通过字线并且与字线相交，进入p型和/或n型注入衬底。底部/下栅电极起着底部/下选择栅(BSG)的作用。顶部/上栅电极起着顶部/上选择栅(TSG)的作用。后道工序(BEOL)金属起着位线(BL)的作用。顶部/上选择栅电极和底部/下栅电极之间的字线/栅电极起着字线(WL)的作用。字线与半导体沟道的交叉形成了存储单元。WL和BL通常相互垂直(例如，沿X方向和Y方向)布置，并且TSG沿垂直于WL和BL两者的方向(例如，沿Z方向)布置。
技术实现思路
文中公开了三维存储器件架构及其制作方法的实施例。所公本文档来自技高网...

【技术保护点】
1.一种存储器件，包括：/n衬底；/n设置在所述衬底的第一表面上方的具有交替的导体和绝缘体层的堆叠层；/n竖直延伸通过所述堆叠层的多个结构；/n与所述多个结构中的第一组电耦合的第一组导电线；/n与所述多个结构中的不同于所述多个结构中的所述第一组的第二组电耦合的第二组导电线；/n其中，所述第二组导电线位于所述衬底的与所述第一组导电线相对的一侧上。/n

【技术特征摘要】
1.一种存储器件，包括：
衬底；
设置在所述衬底的第一表面上方的具有交替的导体和绝缘体层的堆叠层；
竖直延伸通过所述堆叠层的多个结构；
与所述多个结构中的第一组电耦合的第一组导电线；
与所述多个结构中的不同于所述多个结构中的所述第一组的第二组电耦合的第二组导电线；
其中，所述第二组导电线位于所述衬底的与所述第一组导电线相对的一侧上。


2.根据权利要求1所述的存储器件，其中，所述多个结构包括NAND存储器串，所述第一组导电线和所述第二组导电线中的每者包括耦合至所述NAND存储器串中的一者或多者的位线，所述位线在所述第一组导电线和所述第二组导电线之间交错地布置。


3.根据权利要求2所述的存储器件，其中，所述NAND存储器串均包括围绕芯绝缘材料的多个层，其中，所述多个层包括阻挡层、存储层、隧道层和沟道层。


4.根据权利要求1所述的存储器件，其中，所述第一组导电线和所述第二组导电线中的每者包括耦合至所述堆叠层的导电层的字线，所述字线在所述第一组导电线和所述第二组导电线之间交错地布置。


5.根据权利要求1所述的存储器件，其中，所述多个结构包括导电触点。


6.根据权利要求5所述的存储器件，其中所述多个结构中的所述第一组仅包括所述NAND存...

【专利技术属性】
技术研发人员：霍宗亮，刘峻，夏志良，肖莉红，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42