使用梳状路由结构以减少金属线装载的存储器件制造技术

一种存储器件包括第一半导体结构和第二半导体结构。所述第一半导体结构包括第一衬底以及所述第一衬底上的一个或多个外围器件。所述第二半导体结构包括与多个竖直结构中的第一组电耦合的第一组导电线以及与所述多个竖直结构中的第二组电耦合的第二组导电线，所述多个竖直结构中的第二组不同于所述多个竖直结构中的第一组。所述第一组导电线与所述多个竖直结构的一端竖直隔开一定距离，并且所述第二组导电线与所述多个竖直结构的相对端竖直隔开一定距离。

Memory devices using comb routing structure to reduce wire load

【技术实现步骤摘要】
使用梳状路由结构以减少金属线装载的存储器件
技术介绍
本公开的实施例涉及三维(3D)存储器件及其制作方法。闪速存储器件已经经历了快速发展。闪速存储器件可以在没有电力的情况下对数据进行相当长时间的存储(即，它们具有非易失性存储器的形式)，并且具有诸如高集成度、快速存取、易于擦除和重写的优点。为了进一步提高闪速存储器件的位密度并降低其成本，已经开发出了三维NAND闪速存储器件。三维NAND闪速存储器件包括布置在衬底之上的字线的堆叠层，其中，多个半导体沟道通过字线并且与字线相交，进入p型和/或n型注入衬底。底部/下栅电极起着底部/下选择栅(BSG)的作用。顶部/上栅电极起着顶部/上选择栅(TSG)的作用。后道工序(BEOL)金属起着位线(BL)的作用。顶部/上选择栅电极和底部/下栅电极之间的字线/栅电极起着字线(WL)的作用。字线与半导体沟道的交叉形成了存储单元。WL和BL通常相互垂直(例如，沿X方向和Y方向)布置，并且TSG沿垂直于WL和BL两者的方向(例如，沿Z方向)布置。
技术实现思路
文中公开了三维存储器件架构及其制作方法的实施例。所公开的结构和方法提供了用于各种金属线(例如，位线)的交错制作，以降低同一平面上的金属线的密度。降低金属线密度带来线之间的降低的串扰以及更快的编程速度。在一些实施例中，一种存储器件包括第一半导体结构和第二半导体结构。所述第一半导体结构包括第一衬底以及处于所述第一衬底上的一个或多个外围器件。所述第一半导体结构还包括具有第一导体层的一个或多个互连层。所述第二半导体结构包括第二衬底以及设置在所述第二衬底的第一表面上方的具有交替的导体和绝缘体层的堆叠层。所述第二半导体结构还包括通过所述堆叠层竖直延伸的多个结构。所述第二半导体结构还包括与所述多个结构中的第一组电耦合的第一组导电线以及与所述多个结构中的不同于所述第一组的第二组电耦合的第二组导电线。所述第一组导电线与所述多个结构的一端竖直隔开一定距离，并且所述第二组导电线与所述多个结构的相对端竖直隔开一定距离。在一些实施例中，一种存储器件包括衬底以及设置在所述衬底的第一表面上方的具有交替的导体和绝缘体层的堆叠层。所述存储器件还包括通过所述堆叠层竖直延伸的多个结构。所述存储器件还包括与所述多个结构中的第一组电耦合的第一组导电线以及与所述多个结构中的不同于所述第一组的第二组电耦合的第二组导电线。所述第一组导电线与所述多个结构的一端竖直隔开一定距离，并且所述第二组导电线与所述多个结构的相对端竖直隔开一定距离。所述存储器件还包括具有处于所述存储器件的顶表面处的第一导体层的一个或多个互连层、以及处于所述存储器件的所述顶表面处的键合表面。另一半导体器件被配置为在所述键合界面处与所述存储器件键合。在一些实施例中，所述第二半导体结构进一步包括一个或多个第二互连层，所述一个或多个第二互连层包括第二导体层。在一些实施例中，所述存储器件进一步包括处于所述第一半导体结构和所述第二半导体结构之间的键合界面，其中，所述第一导体层在所述键合界面处接触所述第二导体层。在一些实施例中，所述多个结构包括一个或多个NAND存储器串。在一些实施例中，所述一个或多个NAND存储器串均包括围绕芯绝缘材料的多个层，其中，所述多个层包括阻挡层、存储层、隧道层和沟道层。在一些实施例中，所述导电材料包括掺杂多晶硅。在一些实施例中，所述多个结构包括一个或多个导电触点。在一些实施例中，所述多个结构中的第一组仅包括NAND存储器串，并且所述多个结构中的第二组仅包括导电触点。在一些实施例中，所述第二组导电线位于所述第二衬底的与所述第一组导电线相对的一侧上。在一些实施例中，所述第一半导体结构进一步包括被配置为提供与外部器件的电连接的多个导电焊盘。在一些实施例中，所述第二半导体结构进一步包括被配置为提供与外部器件的电连接的多个导电焊盘。在一些实施例中，一种形成存储器件的方法包括：在第一衬底之上形成堆叠层，第一堆叠层包括交替的导体和绝缘体层；以及形成竖直延伸通过所述堆叠层的多个结构。所述方法还包括在一端之上形成与所述多个结构竖直隔开一定距离的第一组导电线。所述第一组导电线电耦合至所述多个结构中的第一组。所述方法还包括在第二衬底上形成一个或多个外围器件。所述方法还包括使第一衬底与第二衬底在所述第一衬底和所述第二衬底之间的键合界面处键合，以及在相对端之上形成与所述多个结构隔开一定距离的第二组导电线。所述第二组导电线电耦合至所述多个结构中的第二组。在一些实施例中，所述方法进一步包括在所述键合之前在所述多个结构之上形成一个或多个互连层，所述一个或多个互连层包括第一导体层。在一些实施例中，所述方法进一步包括在所述键合之前在所述一个或多个外围器件之上形成一个或多个第二互连层，所述一个或多个互连层包括第二导体层。在一些实施例中，在所述第一衬底与所述第二衬底的键合期间所述第一导体层接触所述第二导体层。在一些实施例中，键合所述第一衬底和所述第二衬底包括通过混合键合来键合第一和第二衬底。在一些实施例中，形成所述多个结构包括：沉积多个存储器层，所述多个存储器层包括阻挡层、存储层、隧道层和沟道层；以及沉积芯绝缘体材料。在一些实施例中，形成所述多个结构包括形成耦合至所述第二组导电线中的导电线的导电触点。在一些实施例中，所述方法进一步包括在所述第一衬底上形成一个或多个导电焊盘，所述一个或多个导电焊盘被配置为提供通往外部器件的电连接。在一些实施例中，所述方法进一步包括在所述第二衬底上形成一个或多个导电焊盘，所述一个或多个导电焊盘被配置为提供通往外部器件的电连接。本公开提供的三维存储器件包括位线和其它金属路由线，这些线被提供到衬底上方(或下方)的不同高度，以使它们不会被密集地包装在同一平面上。附图说明通过结合附图阅读下述详细描述，本专利技术的各方面将得到最佳的理解。应当指出，根据本行业的惯例，各种特征并非是按比例绘制的。实际上，为了例示和讨论的清楚起见，可以任意增大或者缩小各种特征的尺寸。图1是一种三维存储器件的图示。图2示出了根据一些实施例的三维存储器件的截面图。图3A-图3C示出了根据一些实施例的处于示例性制作过程的不同阶段的三维存储结构的侧视图。图4A-图4D示出了根据一些实施例的处于示例性制作过程的不同阶段的三维存储结构的侧视图。图5A-图5C示出了根据一些实施例的处于示例性制作过程的不同阶段的三维存储结构的侧视图。图6是根据一些实施例的用于形成三维存储结构的制作过程的图示。具体实施方式尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示本文档来自技高网...

【技术保护点】
1.一种存储器件，包括：/n衬底；/n设置在所述衬底的第一表面上方的具有交替的导体和绝缘体层的堆叠层；/n竖直延伸通过所述堆叠层的多个结构；/n与所述多个结构中的第一组电耦合的第一组导电线；/n与所述多个结构中的不同于所述多个结构中的所述第一组的第二组电耦合的第二组导电线；/n其中，所述第二组导电线位于所述衬底的与所述第一组导电线相对的一侧上。/n

【技术特征摘要】
1.一种存储器件，包括：
衬底；
设置在所述衬底的第一表面上方的具有交替的导体和绝缘体层的堆叠层；
竖直延伸通过所述堆叠层的多个结构；
与所述多个结构中的第一组电耦合的第一组导电线；
与所述多个结构中的不同于所述多个结构中的所述第一组的第二组电耦合的第二组导电线；
其中，所述第二组导电线位于所述衬底的与所述第一组导电线相对的一侧上。


2.根据权利要求1所述的存储器件，其中，所述多个结构包括NAND存储器串，所述第一组导电线和所述第二组导电线中的每者包括耦合至所述NAND存储器串中的一者或多者的位线，所述位线在所述第一组导电线和所述第二组导电线之间交错地布置。


3.根据权利要求2所述的存储器件，其中，所述NAND存储器串均包括围绕芯绝缘材料的多个层，其中，所述多个层包括阻挡层、存储层、隧道层和沟道层。


4.根据权利要求1所述的存储器件，其中，所述第一组导电线和所述第二组导电线中的每者包括耦合至所述堆叠层的导电层的字线，所述字线在所述第一组导电线和所述第二组导电线之间交错地布置。


5.根据权利要求1所述的存储器件，其中，所述多个结构包括导电触点。


6.根据权利要求5所述的存储器件，其中所述多个结构中的所述第一组仅包括所述NAND存...

【专利技术属性】
技术研发人员：霍宗亮，刘峻，夏志良，肖莉红，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42