【技术实现步骤摘要】
一种3D存储器及其制造方法
本专利技术涉及半导体集成电路制造领域，特别是涉及一种3D存储器及其制造方法。
技术介绍
随着集成电路中器件的特征尺寸的不断缩小，堆叠多个平面的存储单元以实现更大存储容量并实现每比特更低成本的3D存储器技术越来越受到青睐。3D存储器是一种堆叠数据单元的技术，目前已可实现32层以上，甚至72层、128层数据单元的堆叠。在3D存储器件的制造过程中，首先在衬底上形成绝缘层和牺牲层交替排列的堆叠结构，然后形成贯穿堆叠结构及部分衬底的沟道结构，沟道结构包括形成在中间部分的多晶硅沟道层以及包围沟道层的氮化物/氧化物叠层，然后替换牺牲层形成栅极。在替换牺牲层时，首先需要去除堆叠结构中的牺牲层。在去除堆叠结构中的牺牲层时，沟道结构中的氮化物/氧化物叠层同时被蚀刻去除，仅保留沟道孔内的多晶硅沟道层。在后续填充栅极材料形成栅极的过程中，多晶硅沟道层很难稳定支撑整个堆叠结构，容易造成结构的坍塌，使得整个器件制造失败。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种3D存...
【技术保护点】
1.一种3D存储器的制造方法，其特征在于，包括如下步骤：/n提供衬底，在所述衬底上依次形成半导体牺牲层以及绝缘层和牺牲层交替排列的层叠结构；/n形成穿过所述层叠结构并露出所述半导体牺牲层的多条栅线缝隙；/n对所述栅线缝隙底部的半导体牺牲层进行局部掺杂，从而在每一条所述栅线缝隙底部的半导体牺牲层中形成至少一个掺杂区和至少一个非掺杂区，并且所述非掺杂区的蚀刻速率大于所述掺杂区的蚀刻速率；/n去除所述半导体牺牲层的所述非掺杂区，形成底部选择栅极沟槽，所述半导体层的所述掺杂区形成半导体支撑结构；/n在所述底部选择栅极沟槽中填充半导体材料，所述半导体材料与所述半导体牺牲层的所述掺杂区...
【技术特征摘要】 【专利技术属性】
1.一种3D存储器的制造方法，其特征在于，包括如下步骤：
提供衬底，在所述衬底上依次形成半导体牺牲层以及绝缘层和牺牲层交替排列的层叠结构；
形成穿过所述层叠结构并露出所述半导体牺牲层的多条栅线缝隙；
对所述栅线缝隙底部的半导体牺牲层进行局部掺杂，从而在每一条所述栅线缝隙底部的半导体牺牲层中形成至少一个掺杂区和至少一个非掺杂区，并且所述非掺杂区的蚀刻速率大于所述掺杂区的蚀刻速率；
去除所述半导体牺牲层的所述非掺杂区，形成底部选择栅极沟槽，所述半导体层的所述掺杂区形成半导体支撑结构；
在所述底部选择栅极沟槽中填充半导体材料，所述半导体材料与所述半导体牺牲层的所述掺杂区形成底部选择栅极。
2.根据权利要求1所述的制造方法，其特征在于，提供衬底，在所述衬底上依次形成半导体牺牲层以及绝缘层和牺牲层交替排列的层叠结构还包括：在所述衬底和半导体牺牲层之间形成阻挡层。
3.根据权利要求2所述的制造方法，其特征在于，去除半导体牺牲层的所述非掺杂区，形成底部选择栅极沟槽还包括：去除所述半导体牺牲层的所述非掺杂区所述衬底之间的所述阻挡层。
4.根据权利要求1所述的制造方法，其特征在于，当每一条所述栅线缝隙底部的所述半导体牺牲层中形成有多个掺杂区和多个非掺杂区时，所述掺杂区和所述非掺杂区间隔排列。
5.根据权利要求2所述的制造方法，其特征在于，在刻蚀所述层叠结构至露出所述半导体牺牲层，形成多条栅线缝隙之前，还包括以下步骤：
刻蚀所述层叠结构、所述半导体牺牲层、所述阻挡层及部分衬底，在所述衬底上形成贯通所述层叠结构的沟道孔；
在所述沟道孔中形成阻挡层、存储层、遂穿层以及沟道层；
在所述沟道孔的中心部分填充介电隔离材料。
6.根据权利要求5所述的制造方法，其特征在于，去除所述非掺杂的半导体牺牲层及所述非掺杂的半导体牺牲层和所述衬底之间的所述阻挡层形成底部选择栅极沟槽还包括：去除穿过所述半导体牺牲层及所述阻挡层的所述阻挡层、存储层及遂穿层至暴露所述沟道层。
7.根据权利要求5所述的制造方法，其特征在于，还包括以下步骤：
去除所述堆叠结构中的所述牺牲层直至露出所述沟道层，形成栅极沟槽；
在所述栅极沟槽中填充栅极绝缘层及金属导电层，形成金属栅极。
8.根据权利要求1所述的制造方法，其特征在于，还包括以下步骤：
在所述栅线缝隙的侧壁上沉积绝缘材料，形成覆盖所述栅极的隔离层；
在所述栅线缝隙内沉积金属，形成共源极导电接触。
9.根据权利要求1所述的制造方法，其特征在于，所述层叠结构中相邻的所述栅线缝隙之间的距离为d，所述掺杂区沿所述栅线缝隙的长度方向的长度为L，并且
技术研发人员：张坤，苏睿，孙中旺，周文犀，夏志良，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42
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