超结器件及其制造方法技术

本发明专利技术公开了一种超结器件，超结结构由两层以上的超结子层结构叠加而成，超结子层通过沟槽刻蚀和填充工艺形成，叠层结构采用较低的工艺难度得到较高的高宽比的P型柱；同时将N型半导体衬底的掺杂浓度设置为数量级低于等于最底层外延子层的掺杂浓度的数量级，这样能防止多次沟槽填充对应的热过程所产生的N型半导体衬底的杂质扩散到超结结构中。本发明专利技术还公开了一种超结器件的制造方法。本发明专利技术的超结结构由两次或两次以上的沟槽填充工艺形成，具有较厚的PN薄层厚度，同时能避免多次沟槽填充所带来的N型衬底向超结结构的外延层进行杂质扩散的问题，使得PN薄层的一致性得到提高。

Super junction device and its manufacturing method

【技术实现步骤摘要】
超结器件及其制造方法
本专利技术涉及半导体集成电路领域，特别是涉及一种超结(superjunction)器件；本专利技术还涉及一种超结器件的制造方法。
技术介绍
超结(superjunction)结构就是交替排列的N型立柱和P型立柱的结构。如果用超结结构来取代垂直双扩散MOS晶体管(VerticalDouble-diffusedMetal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下提供导通通路，这时只有N型立柱提供通路，P型立柱不提供；在截止状态下承受反偏电压，这时PN立柱共同承受；这样就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor,MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。一般的超结结构，都包含电荷流动区，电荷流动区由交替排列的P型柱和N型柱形成，如果需要制造更高反偏击穿电压的器件，不论是高电压的超结MOSFET，还是高电压的超结IGBT或超结二极管，都需要更厚的P-N薄层即PN薄层也即P型柱和N型柱的交替排列结构，更厚的P-N薄层导致沟槽填充不能一次完成，需要两次或多次的沟槽填充；或者为了在导通时得到更低的电阻值，都需要采用更高浓度的P-N柱结合更小的步进。但是在沟槽填充的P-N柱即P-N薄层中，更小的步进就需要减小沟槽的宽度，这样沟槽的深宽比变大，一次希望完成这个的沟槽填充难以实现，就需要进行一次以上的沟槽填充。但在现有技术上，N型外延层是淀积在高浓度的N型半导体衬底如硅衬底上的，N型半导体衬底的杂质浓度高于1E19cm-3,以高于600V的器件为例，对应的N型外延层的浓度都是在1E15cm-3～1E16cm-3；而在外延工艺形成N型外延层的过程中会使用较长时间的高温，这样高浓度的N型半导体衬底中的杂质就会在高温的外延过程中扩散出来，从而影响N型外延层的浓度。这种高浓度的N型半导体衬底的杂质在外延工艺下外扩散到N型外延层中所带来的N型外延层的掺杂影响具有如下缺点：第一方面是，这种影响在整个N型外延层的晶圆面内是不均匀的，晶圆边缘的区域易于受到扩散的影响，导致其杂质浓度增高。第二方面是，这个高浓度N型半导体衬底的杂质外扩散给衬底即N型半导体衬底的背封带来了很大的问题，如果需要保证衬底杂质不扩散，就必须把高浓度衬底利用一定厚度的氧化膜，或者氧化膜和多晶硅的组合完成背封，但这样的背封即使可以很好的实现衬底从背面的扩散，而在硅片侧壁上就很难保证不发生扩散，因为这些介质膜在工艺过程中，都很难在硅片侧壁上进行均匀的，好控制的淀积；而在需要进行两次或多次填充的情况下，这个问题就更加复杂，因为衬底制造后完成的背封的膜层，在第一次P型柱的制造过程中，会因为工艺过程被干化刻蚀、湿化刻蚀、或者化学机械研磨所去掉，特别是在硅片侧壁上，由于硅片侧壁具有一定的粗糙度，容易造成被不均匀的刻蚀，或膜的损失，进一步的，这个区域的刻蚀量等，都是不在普通的制造工艺控制过程中的，因此很容易出现问题。第三方面，在器件的P-N柱形成之后，还需要进行P型阱的高温退火，一般温度在1000℃～1100℃，还需要进行栅氧的氧化，温度也可以高到900℃～1050℃，在这些高温过程中都可能发生高浓度N型半导体衬底的杂质外扩散，不仅给表面N型外延的杂质浓度造成不均匀，影响器件性能的一致性，而且，这些扩散对进行相关高温工艺的高温设备的内部环境也会造成影响，造成生产线的控制难度提高。
技术实现思路
本专利技术所要解决的技术问题是提供一种超结器件，超结结构由两次或两次以上的沟槽填充工艺形成，具有较厚的P-N薄层厚度，同时能避免多次沟槽填充所带来的N型衬底向超结结构的外延层进行杂质扩散的问题，使得P-N薄层的一致性得到提高。为此，本专利技术还提供一种超结器件的制造方法。为解决上述技术问题，本专利技术提供的超结器件的超结结构由两层以上的超结子层结构叠加而成。各所述超结子层都形成于对应的外延子层中且包括对应的交替排列的P型子柱和N型子柱，在对应的所述外延子层中形成由对应的超结子沟槽，所述P型子柱由填充于所述超结子沟槽中的P型外延子层组成，所述N型子柱由各所述P型子柱之间的所述外延子层组成。最底层的所述超结子层的外延子层为最底层外延子层，所述最底层外延子层形成N型半导体衬底上，所述N型半导体衬底的掺杂浓度和所述最底层外延子层的掺杂浓度的数量级相等或者所述N型半导体衬底的掺杂浓度的数量级低于所述最底层外延子层的掺杂浓度的数量级。在纵向上，上下各层的所述超结子层的P型子柱对齐并纵向连接形成P型柱，各所述超结子层的N型子柱对齐并纵向连接形成N型柱，由所述P型柱和所述N型柱交替排列形成所述超结结构。最底层的所述超结子层的超结子沟槽的底部和所述最底层外延子层的底部表面之间具有间隔，最底层之上的各所述超结子层的超结子沟槽将底部对应的所述P型子柱表面暴露。由各所述超结子层叠加形成的所述超结结构使所述超结结构的所述P型柱的厚度增加同时避免采用和所述P型柱的高度相同的超结沟槽，使所述超结结构的工艺难度由各所述超结子沟槽的刻蚀和填充的难度确定，从而降低所述超结结构的工艺难度。结合所述N型半导体衬底的掺杂浓度的设置和由各所述超结子层叠加形成的所述超结结构的设置来防止在各所述外延子层和各所述P型子柱对应的多次外延工艺中产生所述N型半导体衬底向所述超结结构中扩散的不利影响。所述超结器件的正面结构形成于所述超结结构的正面，所述超结器件的背面结构形成于所述超结结构的所述最底层外延子层的背面且所述N型半导体衬底被完全去除或者所述N型半导体衬底部分保留且保留部分的厚度范围内都被背面掺杂区覆盖。进一步的改进是，各所述超结子沟槽的侧面垂直或者倾斜；当所述超结子沟槽的侧面倾斜时对应的侧面倾角为88度以上，使所述超结子沟槽的底部开口小于顶部开口。进一步的改进是，各所述外延子层的掺杂都为均匀掺杂；或者，当所述超结子沟槽的侧面倾斜时，对应的所述外延子层的底部掺杂浓度低于顶部的掺杂浓度，且从底部到顶部所述外延子层的掺杂浓度连续变化或阶梯式变化，以改善对应的超结子层的P型子柱和N型子柱的电荷平衡性能。进一步的改进是，所述超结器件包括：超结MOSFET，超结IGBT和超结二极管。进一步的改进是，所述超结器件为超结MOSFET时，所述正面结构包括沟道区，栅极结构，源区，层间膜，接触孔，正面金属层组成的源极和栅极。所述超结器件的背面结构包括由所述背面掺杂区组成的漏区和由背面金属层组成的漏极。进一步的改进是，所述超结MOSFET为N型器件，所述沟道区由P型阱组成，所述源区由N+掺杂区组成，所述漏区的背面掺杂区为N+掺杂。进一步的改进是，所述超结器件为超结IGBT时，所述正面结构包括沟道区，栅极结构，源区，层间膜，接触孔，正面金属层组成的源极和栅极。所述超结器件的背面结构包括由所述本文档来自技高网...

【技术保护点】
1.一种超结器件，其特征在于，超结器件的超结结构由两层以上的超结子层结构叠加而成；/n各所述超结子层都形成于对应的外延子层中且包括对应的交替排列的P型子柱和N型子柱，在对应的所述外延子层中形成由对应的超结子沟槽，所述P型子柱由填充于所述超结子沟槽中的P型外延子层组成，所述N型子柱由各所述P型子柱之间的所述外延子层组成；/n最底层的所述超结子层的外延子层为最底层外延子层，所述最底层外延子层形成N型半导体衬底上，所述N型半导体衬底的掺杂浓度和所述最底层外延子层的掺杂浓度的数量级相等或者所述N型半导体衬底的掺杂浓度的数量级低于所述最底层外延子层的掺杂浓度的数量级；/n在纵向上，上下各层的所述超结子层的P型子柱对齐并纵向连接形成P型柱，各所述超结子层的N型子柱对齐并纵向连接形成N型柱，由所述P型柱和所述N型柱交替排列形成所述超结结构；/n最底层的所述超结子层的超结子沟槽的底部和所述最底层外延子层的底部表面之间具有间隔，最底层之上的各所述超结子层的超结子沟槽将底部对应的所述P型子柱表面暴露；/n由各所述超结子层叠加形成的所述超结结构使所述超结结构的所述P型柱的厚度增加同时避免采用和所述P型柱的高度相同的超结沟槽，使所述超结结构的工艺难度由各所述超结子沟槽的刻蚀和填充的难度确定，从而降低所述超结结构的工艺难度；/n结合所述N型半导体衬底的掺杂浓度的设置和由各所述超结子层叠加形成的所述超结结构的设置来防止在各所述外延子层和各所述P型子柱对应的多次外延工艺中产生所述N型半导体衬底向所述超结结构中扩散的不利影响；/n所述超结器件的正面结构形成于所述超结结构的正面，所述超结器件的背面结构形成于所述超结结构的所述最底层外延子层的背面且所述N型半导体衬底被完全去除或者所述N型半导体衬底部分保留且保留部分的厚度范围内都被背面掺杂区覆盖。/n...

【技术特征摘要】
1.一种超结器件，其特征在于，超结器件的超结结构由两层以上的超结子层结构叠加而成；
各所述超结子层都形成于对应的外延子层中且包括对应的交替排列的P型子柱和N型子柱，在对应的所述外延子层中形成由对应的超结子沟槽，所述P型子柱由填充于所述超结子沟槽中的P型外延子层组成，所述N型子柱由各所述P型子柱之间的所述外延子层组成；
最底层的所述超结子层的外延子层为最底层外延子层，所述最底层外延子层形成N型半导体衬底上，所述N型半导体衬底的掺杂浓度和所述最底层外延子层的掺杂浓度的数量级相等或者所述N型半导体衬底的掺杂浓度的数量级低于所述最底层外延子层的掺杂浓度的数量级；
在纵向上，上下各层的所述超结子层的P型子柱对齐并纵向连接形成P型柱，各所述超结子层的N型子柱对齐并纵向连接形成N型柱，由所述P型柱和所述N型柱交替排列形成所述超结结构；
最底层的所述超结子层的超结子沟槽的底部和所述最底层外延子层的底部表面之间具有间隔，最底层之上的各所述超结子层的超结子沟槽将底部对应的所述P型子柱表面暴露；
由各所述超结子层叠加形成的所述超结结构使所述超结结构的所述P型柱的厚度增加同时避免采用和所述P型柱的高度相同的超结沟槽，使所述超结结构的工艺难度由各所述超结子沟槽的刻蚀和填充的难度确定，从而降低所述超结结构的工艺难度；
结合所述N型半导体衬底的掺杂浓度的设置和由各所述超结子层叠加形成的所述超结结构的设置来防止在各所述外延子层和各所述P型子柱对应的多次外延工艺中产生所述N型半导体衬底向所述超结结构中扩散的不利影响；
所述超结器件的正面结构形成于所述超结结构的正面，所述超结器件的背面结构形成于所述超结结构的所述最底层外延子层的背面且所述N型半导体衬底被完全去除或者所述N型半导体衬底部分保留且保留部分的厚度范围内都被背面掺杂区覆盖。


2.如权利要求1所述的超结器件，其特征在于：各所述超结子沟槽的侧面垂直或者倾斜；当所述超结子沟槽的侧面倾斜时对应的侧面倾角为88度以上，使所述超结子沟槽的底部开口小于顶部开口。


3.如权利要求2所述的超结器件，其特征在于：各所述外延子层的掺杂都为均匀掺杂；或者，当所述超结子沟槽的侧面倾斜时，对应的所述外延子层的底部掺杂浓度低于顶部的掺杂浓度，且从底部到顶部所述外延子层的掺杂浓度连续变化或阶梯式变化，以改善对应的超结子层的P型子柱和N型子柱的电荷平衡性能。


4.如权利要求1所述的超结器件，其特征在于：所述超结器件包括：超结MOSFET，超结IGBT和超结二极管。


5.如权利要求4所述的超结器件，其特征在于：所述超结器件为超结MOSFET时，所述正面结构包括沟道区，栅极结构，源区，层间膜，接触孔，正面金属层组成的源极和栅极；
所述超结器件的背面结构包括由所述背面掺杂区组成的漏区和由背面金属层组成的漏极。


6.如权利要求5所述的超结器件，其特征在于：所述超结MOSFET为N型器件，所述沟道区由P型阱组成，所述源区由N+掺杂区组成，所述漏区的背面掺杂区为N+掺杂。


7.如权利要求1所述的超结器件，其特征在于：所述超结器件为超结IGBT时，所述正面结构包括沟道区，栅极结构，源区，层间膜，接触孔，正面金属层组成的源极和栅极；
所述超结器件的背面结构包括由所述背面掺杂区组成的集电区和由背面金属层组成的集电极，所述集电区的掺杂类型和所述沟道区的掺杂类型相同以及所述源区的掺杂类型相反。


8.一种超结器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供N型半导体衬底，在所述N型半导体衬底上形成最底层外延子层，所述最底层外延子层为最底层的超结子层对应的外延子层；
所述N型半导体衬底的掺杂浓度和所述最底层外延子层的掺杂浓度的数量级相等或者所述N型半导体衬底的掺杂浓度的数量级低于所述最底层外延子层的掺杂浓度的数量级；
步骤二、在所述最底层外延子层形成最底层的超结子层；包括分步骤：
步骤21、采用光刻刻蚀工艺形成最底层的所述超结子层对应的超结子沟槽，最底层的所述超结子层的超结子沟槽的底部和所述最底层外延子层的底部表面之间具有间隔；
步骤22、在所述超结子沟槽中填充P型外延层形成P型子柱，由所述P型子...

【专利技术属性】
技术研发人员：肖胜安，
申请(专利权)人：深圳尚阳通科技有限公司，
类型：发明
国别省市：广东;44