写操作电路和半导体存储器制造技术

本申请实施例至少提供一种写操作电路和半导体存储器。该写操作电路包括：串并转换电路，用于对DBI端口的第一DBI数据进行串并转换，以生成供DBI信号线传输的第二DBI数据，以及根据第二DBI数据和DQ端口的输入数据，生成数据缓冲模块的输入数据；数据缓冲模块，用于根据数据缓冲模块的输入数据，确定是否翻转全局总线；DBI解码模块，用于根据第二DBI数据，对全局总线数据进行解码，并将解码后的数据写入存储块，解码包括确定是否翻转全局总线数据；预充电模块，连接于预充电信号线，用于将全局总线的初始态设置为高。本申请实施例的技术方案可以实现在Precharge上拉架构下，减少全局总线的翻转次数，从而大幅压缩电流，降低功耗。

Write operation circuit and semiconductor memory

【技术实现步骤摘要】
写操作电路和半导体存储器
本申请涉及半导体存储器
，尤其涉及一种写操作电路和半导体存储器。
技术介绍
本部分旨在为权利要求书中陈述的本申请的实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。半导体存储器包括静态随机存取存储器(StaticRandom-AccessMemory，简称SRAM)、动态随机存取存储器(DynamicRandomAccessMemory，简称DRAM)、同步动态随机存取内存(SynchronousDynamicRandomAccessMemory，简称SDRAM)、只读存储器(Read-OnlyMemory，简称ROM)、闪存等。在固态技术协会(JointElectronDeviceEngineeringCouncil，JEDEC)的DRAM协议中，对DRAM的速度、省电都有具体要求。如何使DRAM更省电的同时，亦能保证信号的完整性以及数据传输和存储的可靠性，是行业内亟待解决的问题。
技术实现思路
本申请实施例提供一种写操作电路和半导体存储器，以解决或缓解现有本文档来自技高网...

【技术保护点】
1.一种写操作电路，应用于半导体存储器，其特征在于，所述半导体存储器包括DQ端口、DBI端口和存储块，所述写操作电路包括：/n串并转换电路，连接于所述DBI端口和所述DQ端口，用于对所述DBI端口的第一DBI数据进行串并转换，以生成供DBI信号线传输的第二DBI数据，以及根据所述第二DBI数据和所述DQ端口的输入数据，生成数据缓冲模块的输入数据；/n数据缓冲模块，包括多个NMOS晶体管，所述NMOS晶体管的栅极连接于所述串并转换电路，以接收所述数据缓冲模块的输入数据，所述NMOS晶体管的漏极连接于全局总线，所述数据缓冲模块用于根据所述数据缓冲模块的输入数据，确定是否翻转所述全局总线；/nDBI...

【技术特征摘要】
1.一种写操作电路，应用于半导体存储器，其特征在于，所述半导体存储器包括DQ端口、DBI端口和存储块，所述写操作电路包括：
串并转换电路，连接于所述DBI端口和所述DQ端口，用于对所述DBI端口的第一DBI数据进行串并转换，以生成供DBI信号线传输的第二DBI数据，以及根据所述第二DBI数据和所述DQ端口的输入数据，生成数据缓冲模块的输入数据；
数据缓冲模块，包括多个NMOS晶体管，所述NMOS晶体管的栅极连接于所述串并转换电路，以接收所述数据缓冲模块的输入数据，所述NMOS晶体管的漏极连接于全局总线，所述数据缓冲模块用于根据所述数据缓冲模块的输入数据，确定是否翻转所述全局总线；
DBI解码模块，连接于所述存储块，所述DBI解码模块接收所述全局总线上的全局总线数据，并通过所述DBI信号线接收所述第二DBI数据，并用于根据所述第二DBI数据，对所述全局总线数据进行解码，并将解码后的数据写入所述存储块，所述解码包括确定是否翻转所述全局总线数据；
预充电模块，连接于预充电信号线，用于将所述全局总线的初始态设置为高。


2.根据权利要求1所述的写操作电路，其特征在于，在外部数据中为低的数据的位数大于预设值的情况下，所述第一DBI数据被置为高，所述DQ端口的输入数据为所述外部数据的翻转数据；在所述外部数据中为低的数据的位数小于等于所述预设值的情况下，所述第一DBI数据被置为低，所述DQ端口的输入数据为所述外部数据；以及所述串并转换电路用于对所述DQ端口的输入数据进行串并转换，以生成转换后数据，并在所述第二DBI数据为高的情况下，翻转所述转换后数据，以生成所述数据缓冲模块的输入数据，在所述第二DBI数据为低的情况下，将所述转换后数据作为所述数据缓冲模块的输入数据。


3.根据权利要求1所述的写操作电路，其特征在于，所述串并转换电路用于对一位...

【专利技术属性】
技术研发人员：张良，
申请(专利权)人：长鑫存储技术上海有限公司，
类型：新型
国别省市：上海;31