2bit存储器单元结构及操作方法技术

本发明专利技术公开了一种2bit存储器单元结构，每个单元包含2个存储管A及A*及一个选择管，所述存储器单元能存储2bit数据，所述选择管的栅极引出形成所述存储器单元的第一字线，所述选择管的源极及漏区分别与其两侧的存储管的源极或者漏极相连，所述存储管的另外剩余的漏极或者源极分别形成存储器单元的第一位线及第二位线；所述存储器单元中的2个存储管的栅极引出形成第二字线及第三字线，所述第二字线及第三字线还连接在一起。所述的存储器单元在编程时，采用源端载流子注入的方式；在读数据时，存储管的源端电压用于屏蔽在读取存储管A时存储管A*的状态对存储管A的影响；读数据时选择管的读电压大于存储管的栅极电压，以增大读取电流。

2 bit memory cell structure and operation method

【技术实现步骤摘要】
2bit存储器单元结构及操作方法
本专利技术涉及半导体集成电路器件设计领域，特别是指一种2bit存储器单元结构。
技术介绍
图1为一种2bit存储单元的示意图，整个存储单元由3个管子构成：位于左右两侧的2个完全对称的存储管(A和A*)和位于中间的一个选择管(B)，3个管子的栅极连在一起引出形成字线WL，左右两个对称的存储管A和A*，各引出一端形成位线BL及BL*，其余两端分别与选择管的源漏相连。假设定义存储管关断为“0”(关断指的是指存储管不加电压时，存储管沟道不导通)，导通为“1”(导通指的是存储管不加电压时，存储管沟道导通，有较大电流)；传统的存储方式为，1个存储单元存储2位，每个存储管A和A*都可“0”或者“1”，由于存储管A和A*在结构上是完全对称的，因此互换存储管A和A*的操作电压就可以实现对A和A*的分别存储和读取。图2是这个存储器的一种结构实现方式，如图可知，3个管子的栅极可通过自对准金属硅化物连在一起，存储管的栅极采用自对准侧墙的方式产生，通过这种方式，存储管的尺寸可以做的很小(<50nm)。图3是这种存储器的版图实现方式，从中可知由于存储管采用自对准的侧墙的方式，存储管A和存储管A*环绕选择管一圈并且连在一起。表一上述表一显示了存储单元的操作条件，VPP代表Program(编程)时栅极的高压，Program采用热载流子注入(HCI),ONO电子膜厚大于时，通常大于7V，具体电压随膜厚增加而增加，Vd为Program时的存储管对应的漏端电压，Vd一般1.5～5V之间。VNH代表Erase(擦除)时栅极的负压，VPE代表存储管漏端的正向高压，当ONO电子膜厚大于时，VPE和VNH的差值通常大于10V。Vgs是Read(读)的时候的栅极电压，Vs代表读取时存储管的源端电压。Vgs的电压和存储管的0和1区分有关，Vgs必须在存储管的0和1的阈值电压区分中间。Vs电压用来屏蔽在读取存储管A时，存储管A*对A的状态产生的影响。表二上述表二是某一具体存储单元的操作条件，其存储介质层ONO层的厚度为在此条件下，编程时栅极电压达到11V，存储管漏端电压2.5V。
技术实现思路
本专利技术所要解决的技术问题在于提供一种2bit存储器单元，其存储管与选择管的栅极为独立连出，可以提高存储单元的读取电流。为解决上述问题，本专利技术所述的一种2bit存储器单元结构，每个单元包含有3个晶体管，其中含2个存储管及一个选择管，所述存储器单元能存储2bit数据，所述的每个存储管都能存储“0”或者“1”。所述选择管的栅极引出形成所述存储器单元的第一字线WL，所述选择管的源极及漏区分别与其两侧的存储管的源极或者漏极相连，所述存储管的另外剩余的漏极或者源极分别形成存储器单元的第一位线及第二位线；所述存储器单元中的2个存储管的栅极引出形成第二字线及第三字线，所述第二字线及第三字线还连接在一起。进一步的改进是，所述的选择管以及两个存储管，均为结构完全对称的器件。进一步的改进是，所述的2个存储管，互换操作电压能实现对两份存储管分别存储和读取。进一步的改进是，所述的存储器单元在编程时，选择管的栅极电压小于存储管的栅极电压；在读取数据时，选择管的栅极电压大于存储管的栅极电压，以增加读取的电流。进一步的改进是，编程时，采用源端载流子注入的方式。为解决上述问题，本专利技术提供一种2bit存储器单元结构，在半导体衬底上具有三个MOS管，包括位于中间的选择管以及位于选择管两侧的存储管，所述的选择管与其两侧所述的存储管共用源漏区；所述的半导体衬底表面，位于中间的选择管硅表面具有栅介质层，栅介质层上方为选择管的多晶硅栅极，所述栅介质层还两端向上延伸将所述选择管的多晶硅栅极的侧面进行包裹；所述存储管位于选择管两侧，其靠近选择管的栅介质层的硅表面为存储管的ONO介质层作为电荷存储层，ONO层上方为所述存储管的多晶硅栅极；存储管的多晶硅栅极里侧为选择管的栅介质层向上延伸的部分，存储管的多晶硅栅极的外侧为侧墙；所述存储管多晶硅栅极的外侧下方的衬底中为存储管的源区或者漏区，所述存储管的源区或者漏区的上方为金属硅化物；所述选择管的多晶硅栅极上方还具有介质层，两侧的存储管的多晶硅栅极向上延伸，其高度超出选择管的多晶硅栅极一直延伸到与选择管的多晶硅栅极上方的所述介质层表面附近。进一步的改进是，所述的选择管以及存储管，均为结构完全对称的晶体管,两个存储管的操作电压能实现互换。进一步的改进是，所述的存储管为SONOS存储管。进一步的改进是，所述的存储管由选择管的自对准侧墙的方式制作完成。进一步的改进是，所述的存储管的栅极宽度小于50nm。进一步的改进是，所述的选择管的多晶硅栅极引出作为存储器单元的第一字线，左右连个存储管的多晶硅栅极分别引出作为所述存储器单元的第二及第三字线，所述存储管的非共用的源区或漏区分别引出作为所述存储器单元的第一位线及第二位线。进一步的改进是，所述的存储器单元在编程时采用源端载流子注入的方式。为解决上述问题，本专利技术提供一种2bit存储器单元结构，在半导体衬底上具有三个MOS管，包括位于中间的选择管以及位于选择管两侧的存储管，所述的选择管与其两侧所述的存储管共用源漏区；所述的半导体衬底表面，位于中间的选择管硅表面具有栅介质层，栅介质层上方为选择管的多晶硅栅极，所述栅介质层还两端向上延伸将所述选择管的多晶硅栅极的侧面进行包裹；所述存储管位于选择管两侧，其靠近选择管的栅介质层的硅表面为存储管的ONO介质层作为电荷存储层，ONO层上方为所述存储管的多晶硅栅极；存储管的多晶硅栅极里侧为选择管的栅介质层向上延伸的部分，存储管的多晶硅栅极的外侧为侧墙；所述存储管多晶硅栅极的外侧下方的衬底中为存储管的源区或者漏区，所述存储管的源区或者漏区的上方为金属硅化物；所述选择管以及两个存储管的多晶硅栅极上方还具有介质层，两侧的存储管的多晶硅栅极的高度低于选择管的多晶硅栅极的高度，所述多晶硅栅极上方的介质层与两侧的侧墙连为一体。进一步的改进是，所述的选择管以及存储管，均为结构完全对称的晶体管,两个存储管的操作电压能实现互换。进一步的改进是，所述的存储管为SONOS存储管。进一步的改进是，所述的存储管由选择管的自对准侧墙的方式制作完成。进一步的改进是，所述的存储管的栅极宽度小于50nm。进一步的改进是，所述的选择管的多晶硅栅极引出作为存储器单元的第一字线，左右连个存储管的多晶硅栅极分别引出作为所述存储器单元的第二及第三字线，所述存储管的非共用的源区或漏区分别引出作为所述存储器单元的第一位线及第二位线。本专利技术所述的一种2bit存储器单元的操作方法，所述存储器单元包含一个选择管及两个存储管A及A*，所述存储管为SONOS管，位于选择管的两侧，所述选择管与其两侧的存储管A及A*共用源漏区，所述本文档来自技高网...

【技术保护点】
1.一种2bit存储器单元结构，每个单元包含有3个晶体管，其中含2个存储管及一个选择管，所述存储器单元能存储2bit数据，所述的每个存储管都能存储“0”或者“1”，其特征在于：所述选择管的栅极引出形成所述存储器单元的第一字线，所述选择管的源极及漏区分别与其两侧的存储管的源极或者漏极相连，所述存储管的另外剩余的漏极或者源极分别形成存储器单元的第一位线及第二位线；/n所述存储器单元中的2个存储管的栅极引出形成第二字线及第三字线，所述第二字线及第三字线还连接在一起。/n

【技术特征摘要】
1.一种2bit存储器单元结构，每个单元包含有3个晶体管，其中含2个存储管及一个选择管，所述存储器单元能存储2bit数据，所述的每个存储管都能存储“0”或者“1”，其特征在于：所述选择管的栅极引出形成所述存储器单元的第一字线，所述选择管的源极及漏区分别与其两侧的存储管的源极或者漏极相连，所述存储管的另外剩余的漏极或者源极分别形成存储器单元的第一位线及第二位线；
所述存储器单元中的2个存储管的栅极引出形成第二字线及第三字线，所述第二字线及第三字线还连接在一起。


2.如权利要求1所述的2bit存储器单元结构，其特征在于：所述的选择管以及两个存储管，均为结构完全对称的器件。


3.如权利要求2所述的2bit存储器单元结构，其特征在于：所述的2个存储管，互换操作电压能实现对两份存储管分别存储和读取。


4.如权利要求1所述的2bit存储器单元结构，其特征在于：所述的存储器单元在编程时，选择管的栅极电压小于存储管的栅极电压；在读取数据时，选择管的栅极电压大于存储管的栅极电压，以增加读取的电流。


5.如权利要求4所述的2bit存储器单元结构，其特征在于：编程时，采用源端载流子注入的方式。


6.一种2bit存储器单元结构，其特征在于：在半导体衬底上具有三个MOS管，包括位于中间的选择管以及位于选择管两侧的存储管，所述的选择管与其两侧所述的存储管共用源漏区；
所述的半导体衬底表面，位于中间的选择管硅表面具有栅介质层，栅介质层上方为选择管的多晶硅栅极，所述栅介质层还两端向上延伸将所述选择管的多晶硅栅极的侧面进行包裹；
所述存储管位于选择管两侧，其靠近选择管的栅介质层的硅表面为存储管的ONO介质层作为电荷存储层，ONO层上方为所述存储管的多晶硅栅极；
存储管的多晶硅栅极里侧为选择管的栅介质层向上延伸的部分，存储管的多晶硅栅极的外侧为侧墙；
所述存储管多晶硅栅极的外侧下方的衬底中为存储管的源区或者漏区，所述存储管的源区或者漏区的上方为金属硅化物；
所述选择管的多晶硅栅极上方还具有介质层，两侧的存储管的多晶硅栅极向上延伸，其高度超出选择管的多晶硅栅极一直延伸到与选择管的多晶硅栅极上方的所述介质层表面附近。


7.如权利要求6所述的2bit存储器单元结构，其特征在于：所述的选择管以及存储管，均为结构完全对称的晶体管,两个存储管的操作电压能实现互换。


8.如权利要求6所述的2bit存储器单元结构，其特征在于：所述的存储管为SONOS存储管。


9.如权利要求6所述的2bit存储器单元结构，其特征在于：所述的存储管由选择管的自对准侧墙的方式制作完成。


10.如权利要求6所述的2bit存储器单元结构，其特征在于：所述的存储管的栅极宽度小于50nm。


11.如权利要求6所述的2bit存储器单元结构，其特征在于：所述的选择管的多晶硅栅极引出作为存储器单元的第一字线，左右连个存储管的多晶硅栅极分别引出作为所述存储...

【专利技术属性】
技术研发人员：张可钢，许昭昭，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31