半导体存储装置制造方法及图纸

实施方式提供一种更高性能的半导体存储装置。一实施方式的半导体存储装置包含第1半导体、第1及第2字线、第1及第2单元晶体管。第1半导体包含第1部分及第2部分。第1字线与第1半导体的第1部分面对面。第2字线与第1字线的第2部分面对面，与第1字线一起夹着第1半导体，且与第1字线是不同的个体。第1单元晶体管形成于包含第1半导体的第1部分的第1区域，且与第1字线连接。第2单元晶体管形成于包含第1半导体的第2部分的第2区域，且与第2字线连接，并具有第1阈值电压。第1阈值电压比第1电压高，第1电压是在从第1单元晶体管读出数据的期间对第2字线施加的，且第1电压具有零或正的大小。

Semiconductor storage device

【技术实现步骤摘要】
半导体存储装置[相关申请]本申请享受以日本专利申请2018-135193号(申请日：2018年7月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
概括来讲，实施方式涉及一种半导体存储装置。
技术介绍
已知有具有呈三维排列的存储单元的半导体存储装置。
技术实现思路
[专利技术要解决的问题]实施方式提供一种更高性能的半导体存储装置。一实施方式的半导体存储装置包含第1半导体、第1及第2字线、第1及第2单元晶体管。所述第1半导体包含第1部分及第2部分。所述第1字线与所述第1半导体的所述第1部分面对面。所述第2字线与所述第1字线的所述第2部分面对面，与所述第1字线一起夹着所述第1半导体，且与所述第1字线是不同的个体。所述第1单元晶体管形成于包含所述第1半导体的所述第1部分的第1区域，且与所述第1字线连接。所述第2单元晶体管形成于包含所述第1半导体的所述第2部分的第2区域，且与所述第2字线连接，并具有第1阈值电压。所述第1阈值电压比第1电压高，所述第1电压是在从所述第1单元晶体管读出数据的期间对所述第2字线施加的，且所述第1电压具有零或正的大小。附图说明图1表示第1实施方式的存储器系统中的要素及连接、以及其相关的要素。图2是第1实施方式的单元阵列中的一部分的电路图。图3表示第1实施方式的每一单元晶体管MT保存2比特数据的单元晶体管MT的阈值电压的分布。图4表示第1实施方式的每一单元晶体管MT保存1比特数据的单元晶体管MT的阈值电压的分布。图5概略性地表示第1实施方式的半导体存储器的一部分的结构的截面。图6表示第1实施方式的半导体存储器的一部分的1层的平面结构。图7表示第1实施方式的半导体存储器的一部分的平面结构。图8表示第1实施方式的半导体存储器的一部分的1层的平面结构。图9表示第1实施方式的半导体存储器的一部分的结构。图10表示第1实施方式的半导体存储器的块的使用。图11表示第1实施方式的半导体存储器的一部分。图12表示第1实施方式的半导体存储器的位于同一层的若干单元晶体管的数据的保存。图13沿着时间顺序表示第1实施方式的半导体存储器中的动作期间对若干要素施加的电压。图14表示第1实施方式的半导体存储器的一部分的某动作中的状态。图15表示第1实施方式的半导体存储器的一部分的某动作中的状态。图16表示第2实施方式的半导体存储器的位于同一层的若干单元晶体管MT的数据的保存。图17沿着时间顺序表示第2实施方式的半导体存储器中的动作期间对若干要素施加的电压。图18表示第2实施方式的半导体存储器的一部分的某动作中的状态。图19表示第2实施方式的半导体存储器的一部分的某动作中的状态。图20表示第3实施方式的半导体存储器的某块的使用。图21表示第3实施方式的半导体存储器的位于同一层的若干单元晶体管的数据的保存。图22沿着时间顺序表示第3实施方式的半导体存储器中的动作期间对若干要素施加的电压。图23表示第4实施方式的半导体存储器的位于同一层的若干单元晶体管的数据的保存。图24沿着时间顺序表示第4实施方式的半导体存储器中的动作期间对若干要素施加的电压。图25表示第5实施方式的半导体存储器的位于同一层的若干单元晶体管MT的数据的保存。图26沿着时间顺序表示第5实施方式的半导体存储器中的动作期间对若干要素施加的电压。图27表示第5实施方式的半导体存储器的一部分的某动作中的状态。图28表示第5实施方式的半导体存储器的一部分的某动作中的状态。图29表示第6实施方式的半导体存储器的位于同一层的若干单元晶体管的数据的保存。图30沿着时间顺序表示第6实施方式的半导体存储器中的动作期间对若干要素施加的电压。图31表示第7实施方式的半导体存储器的位于同一层的若干单元晶体管MT的数据的保存。图32沿着时间顺序表示第7实施方式的半导体存储器中的动作期间对若干要素施加的电压。图33表示第7实施方式的半导体存储器的一部分的某动作中的状态。图34表示第7实施方式的半导体存储器的一部分的某动作中的状态。图35表示实施方式的半导体存储器的第2结构的一部分的平面结构。图36表示实施方式的半导体存储器的第2结构的一部分。图37概略性地表示实施方式的半导体存储器的第3结构的一部分的平面结构。图38表示实施方式的半导体存储器的第3结构的一部分。具体实施方式以下，参照附图对实施方式进行记述。在以下记述中，存在对具有大致相同功能及构成的构成要素标注相同符号，并省略重复说明的情况。附图是示意性的图示，厚度与平面尺寸的关系、各层厚度的比例等有可能与实际情况不同。附图彼此间也有可能包含尺寸的关系或比例互不相同的部分。另外，只要未明确指出需排除在外或不言自明应排除在外，则关于某实施方式的所有记述作为其它实施方式的记述也适用。在本说明书及权利要求书中，所谓某第1要素“连接”于另一第2要素，包括第1要素直接、或者始终或选择性地经由导电性要素连接于第2要素。(第1实施方式)＜1.1.结构(构成)＞图1表示第1实施方式的存储器系统中的要素及连接、以及其相关的要素。如图1所示，存储器系统5由主机装置3控制，包含半导体存储器1及存储器控制器2。存储器系统5例如可以是SSD(solidstatedrive，固态驱动器)或SDTM卡等。半导体存储器1由存储器控制器2控制。存储器控制器2从主机装置3接收命令，基于所接收到的命令控制半导体存储器1。＜1.1.1.存储器控制器＞存储器控制器2包含主机接口21、CPU(centralprocessingunit，中央处理器)22、RAM(randomaccessmemory，随机存取存储器)23、ROM(readonlymemory，唯读存储器)24及存储器接口25。存储器控制器2例如可以作为SoC(System-on-a-chip，芯片上系统)而构成。通过由CPU22执行储存在ROM24中并加载至RAM23上的固件(程序)，存储器控制器2执行各种动作、以及主机接口21及存储器接口25的一部分功能。RAM23还临时保存数据，作为缓冲器及高速缓存而发挥功能。主机接口21经由总线与主机装置3连接，负责存储器控制器2与主机装置3的通信。存储器接口25与半导体存储器1连接，负责存储器控制器2与半导体存储器1的通信。＜1.1.2.半导体存储器＞半导体存储器1包含存储单元阵列(单元阵列)11、输入输出电路12、序列发生器(控制电路)13、驱动器15、感测放大器16及行解码器19等要素。单元阵列11包含多个存储块(块)BLK(BLK0、BLK1、…)。各块BLK是多个串单元SU(SU0、SU1、…本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，包含：/n第1半导体，包含第1部分及第2部分；/n第1字线，与所述第1半导体的所述第1部分面对面；/n第2字线，与所述第1字线的所述第2部分面对面，与所述第1字线一起夹着所述第1半导体，且与所述第1字线是不同的个体；/n第1单元晶体管，形成于包含所述第1半导体的所述第1部分的第1区域，且与所述第1字线连接；及/n第2单元晶体管，形成于包含所述第1半导体的所述第2部分的第2区域，且与所述第2字线连接，并具有第1阈值电压，所述第1阈值电压比第1电压高，所述第1电压是在从所述第1单元晶体管读出数据的期间对所述第2字线施加的，且所述第1电压具有零或正的大小。/n

【技术特征摘要】
20180718 JP 2018-1351931.一种半导体存储装置，包含：
第1半导体，包含第1部分及第2部分；
第1字线，与所述第1半导体的所述第1部分面对面；
第2字线，与所述第1字线的所述第2部分面对面，与所述第1字线一起夹着所述第1半导体，且与所述第1字线是不同的个体；
第1单元晶体管，形成于包含所述第1半导体的所述第1部分的第1区域，且与所述第1字线连接；及
第2单元晶体管，形成于包含所述第1半导体的所述第2部分的第2区域，且与所述第2字线连接，并具有第1阈值电压，所述第1阈值电压比第1电压高，所述第1电压是在从所述第1单元晶体管读出数据的期间对所述第2字线施加的，且所述第1电压具有零或正的大小。


2.根据权利要求1所述的半导体存储装置，还包含：
第1位线，与所述第1半导体连接；
第1晶体管，形成于所述第1半导体的所述第1单元晶体管与所述第1位线之间；
第2半导体，与所述第1位线连接；
第3单元晶体管，形成于所述第2半导体，且与所述第1字线或所述第2字线连接，保存与所述第1单元晶体管相同的数据；及
第2晶体管，形成于所述第2半导体的所述第3单元晶体管与所述第1位线之间；且
在从所述第1单元晶体管读出数据的期间，所述第1晶体管与所述第2晶体管接通。


3.一种半导体存储装置，包含：
第1半...

【专利技术属性】
技术研发人员：二山拓也，白川政信，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP