半导体结构及其形成方法技术

本发明专利技术实施例提供了一种半导体结构及其形成方法，其中，半导体结构的形成方法包括：在衬底上形成停止层；在所述停止层上形成初始牺牲层；对所述初始牺牲层进行掺杂处理，形成掺杂牺牲层；形成堆叠结构；所述堆叠结构位于所述掺杂牺牲层上；形成多个沟道结构，所述多个沟道结构穿过所述堆叠结构、所述掺杂牺牲层、所述停止层，且延伸至所述衬底上；对所述堆叠结构及所述掺杂牺牲层进行刻蚀，形成多个穿过所述堆叠结构，且延伸至所述掺杂牺牲层的第一凹陷区；其中，在所述刻蚀对应的相同刻蚀工艺下，掺杂牺牲层的刻蚀速率小于初始牺牲层的刻蚀速率；堆叠结构的刻蚀速率大于掺杂牺牲层的刻蚀速率。

Semiconductor structure and its formation method

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体
，尤其涉及一种半导体结构及其形成方法。
技术介绍
在三维存储器的制造过程中，深槽刻蚀是一个必不可少的工艺过程。相关技术中，在三维存储器中的堆叠结构中形成多个栅线隙(GLS，GateLineSlit)就是通过深槽刻蚀来实现的。该情况下的深槽刻蚀要求刻蚀得到的深沟槽穿过堆叠结构，且延伸至牺牲层，并在牺牲层的表面形成预设深度的凹陷区。然而，在实际应用中，由于深宽比(这里深宽比是指沟槽的深度和宽度的比值)过大，工艺过程复杂，导致在一个晶圆的牺牲层中形成的多个凹陷区的深度非常不均一。
技术实现思路
为解决相关技术问题，本专利技术实施例提出一种半导体结构及其形成方法，至少能够改善在一个晶圆的牺牲层中形成的多个凹陷区的深度不均一的问题。本专利技术实施例的技术方案是这样实现的：本专利技术实施例提供了一种半导体结构的形成方法，包括：在衬底上形成停止层；在所述停止层上形成初始牺牲层；对所述初始牺牲层进行掺杂处理，形成掺杂牺牲层；形成堆叠结构；所述堆叠结构位于所述掺杂牺牲层上；形成多个沟道结构，所述多个沟道结构穿过所述堆叠结构、所述掺杂牺牲层、所述停止层，且延伸至所述衬底上；对所述堆叠结构及所述掺杂牺牲层进行刻蚀，形成多个穿过所述堆叠结构，且延伸至所述掺杂牺牲层的第一凹陷区；其中，在所述刻蚀对应的相同刻蚀工艺下，掺杂牺牲层的刻蚀速率小于初始牺牲层的刻蚀速率，堆叠结构的刻蚀速率大于掺杂牺牲层的刻蚀速率。上述方案中，使用刻蚀气体中的氟源来执行刻蚀，掺杂处理所使用的掺杂离子包括负离子。上述方案中，所述掺杂离子为带负电的硼离子B—。上述方案中，进行掺杂处理的厚度大于或等于未进行掺杂处理前的初始牺牲层厚度的一半。上述方案中，对所述初始牺牲层进行掺杂处理的步骤包括：对所述初始牺牲层进行离子注入。上述方案中，所述方法还包括：进行掺杂处理后，对形成的结构进行退火处理；在退火处理后的掺杂牺牲层上形成堆叠结构。上述方案中，所述初始牺牲层的材料为多晶硅。上述方案中，所述刻蚀气体包括CF4或CHF3。本专利技术实施例还提供了一种半导体结构，包括：衬底；位于衬底上的停止层；位于所述停止层上的掺杂牺牲层；其中，所述掺杂牺牲层是对设置在所述停止层上的初始牺牲层进行参杂处理后形成的；位于所述参杂牺牲层上的堆叠结构；多个穿过所述堆叠结构、所述掺杂牺牲层、所述停止层，且延伸至所述衬底上的沟道结构；多个穿过所述堆叠结构，且延伸至所述掺杂牺牲层的第一凹陷区；其中，所述多个第一凹陷区是通过对所述堆叠结构及所述掺杂牺牲层的刻蚀形成的；在所述刻蚀对应的相同刻蚀工艺下，掺杂牺牲层的刻蚀速率小于初始牺牲层的刻蚀速率，堆叠结构的刻蚀速率大于掺杂牺牲层的刻蚀速率。上述方案中，所述掺杂处理的掺杂离子为带负电的硼离子B—。本专利技术实施例提供的半导体结构及其形成方法，在衬底上形成停止层；在所述停止层上形成初始牺牲层；对所述初始牺牲层进行掺杂处理，形成掺杂牺牲层；形成堆叠结构；所述堆叠结构位于所述掺杂牺牲层上；形成多个沟道结构，所述多个沟道结构穿过所述堆叠结构、所述掺杂牺牲层、所述停止层，且延伸至所述衬底上；对所述堆叠结构及所述掺杂牺牲层进行刻蚀，形成多个穿过所述堆叠结构，且延伸至所述掺杂牺牲层的第一凹陷区；其中，在所述刻蚀对应的相同刻蚀工艺下，掺杂牺牲层的刻蚀速率小于初始牺牲层的刻蚀速率；堆叠结构的刻蚀速率大于掺杂牺牲层的刻蚀速率。本专利技术实施例中，通过对初始牺牲层进行掺杂处理，使得在相同刻蚀工艺下，掺杂牺牲层的刻蚀速率小于初始牺牲层的刻蚀速率，同时，堆叠结构的刻蚀速率大于掺杂牺牲层的刻蚀速率，即在通过刻蚀工艺形成第一凹陷区的过程中，刻蚀对掺杂牺牲层与对堆叠结构的选择比(这里选择比是指同一刻蚀工艺对不同材料的刻蚀速率的比值)相较于之前，刻蚀对初始牺牲层与对堆叠结构的选择比更小。也就是说，刻蚀到达掺杂牺牲层后刻蚀速度会明显降低，因此，在掺杂牺牲层上刻蚀一段时间后，在掺杂牺牲层上形成的多个凹陷区的凹陷深度的差异将变小，从而使得多个凹陷区的凹陷深度的均一性得到了改善。附图说明图1a为相关技术中一片晶圆上形成的多个GLS的凹陷区的深度情况的示意图一；图1b为相关技术中一片晶圆上形成的多个GLS的凹陷区的深度情况的示意图二；图2为本专利技术实施例提供的半导体结构的形成方法的实现流程示意图；图3a-3f为本专利技术实施例提供的半导体结构形成方法的过程示意图一；图4a为相关技术中的半导体结构中的多个GLS的凹陷区的凹陷深度示意图；图4b为本专利技术实施例提供的半导体结构中的多个第一凹陷区的凹陷深度示意图；图5a-5d为本专利技术应用实施例提供的半导体结构的形成方法的过程示意图二。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对专利技术的具体技术方案做进一步详细描述。在三维存储器的制造过程中，需要在三维存储器中的堆叠结构中形成多个GLS，从而利用该多个GLS将存取区划分为多个块存储区和/或子存储区。在GLS的形成过程中需要对堆叠结构和牺牲层进行刻蚀，得到深沟槽，该深沟槽穿过堆叠结构，且延伸至牺牲层，并在牺牲层的表面形成预设深度的凹陷区。具体地，凹陷区的深度A必须大于0，否则在后续无法通过湿法刻蚀去除该牺牲层；但同时，该凹陷区的深度A又必须控制在该牺牲层薄膜厚度B一半的位置以内，否则在后续对凹陷区底面上的保护层进行刻蚀过程中损伤到位于牺牲层底面的停止层。因此，这里，对刻蚀后形成的凹陷区的深度A有较高的要求即0<A<(1/2)B。然而，在实际刻蚀过程中，由于深宽比过大，工艺过程复杂，导致在一个晶圆的牺牲层中形成的多个凹陷区的深度非常不均一，难以满足对凹陷区的深度的要求。图1a、1b图中示出了实际应用中的凹陷区的深度情况：沟槽1已经刻蚀到牺牲层内部一定深度；而与沟槽1相邻的沟槽2刻蚀还未到达牺牲层，即沟槽1对应的凹陷区的深度相较沟槽2更深。同时，专利技术人在实践中发现：通过进一步增大刻蚀对堆叠结构与牺牲层的刻蚀选择比，可以让刻蚀在到达牺牲层时速度慢下来，这样，对于刻蚀深度较深的沟槽，刻蚀到达牺牲层时，刻蚀牺牲层的速率相较刻蚀堆叠结构的速率开始减慢；而对于刻蚀深度较浅的沟槽，刻蚀还未到达牺牲层的，在刻蚀深度较浅的沟槽与刻蚀深度较深的沟槽存在刻蚀速率差(刻蚀深度较浅的沟槽正在刻蚀堆叠结构，刻蚀速度快；刻蚀深度较浅的沟槽正在刻蚀牺牲层，刻蚀速度慢)的前提下，刻蚀深度较浅的沟槽的刻蚀深度迅速的追赶上刻蚀深度较深的沟槽的进度。在刻蚀深度较浅的沟槽同样到达牺牲层后，刻蚀深度较深的沟槽和刻蚀深度较浅的沟槽的牺牲层均被继续刻蚀，由于刻蚀牺牲层时速度较慢，在完成刻蚀时，刻蚀深度较深的沟槽和刻蚀深度较浅的沟槽在牺牲层上形成的凹陷区的深度差异不大本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，所述方法包括：/n在衬底上形成停止层；/n在所述停止层上形成初始牺牲层；/n对所述初始牺牲层进行掺杂处理，形成掺杂牺牲层；/n形成堆叠结构；所述堆叠结构位于所述掺杂牺牲层上；/n形成多个沟道结构，所述多个沟道结构穿过所述堆叠结构、所述掺杂牺牲层、所述停止层，且延伸至所述衬底上；/n对所述堆叠结构及所述掺杂牺牲层进行刻蚀，形成多个穿过所述堆叠结构，且延伸至所述掺杂牺牲层的第一凹陷区；其中，在所述刻蚀对应的相同刻蚀工艺下，掺杂牺牲层的刻蚀速率小于初始牺牲层的刻蚀速率，堆叠结构的刻蚀速率大于掺杂牺牲层的刻蚀速率。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，所述方法包括：
在衬底上形成停止层；
在所述停止层上形成初始牺牲层；
对所述初始牺牲层进行掺杂处理，形成掺杂牺牲层；
形成堆叠结构；所述堆叠结构位于所述掺杂牺牲层上；
形成多个沟道结构，所述多个沟道结构穿过所述堆叠结构、所述掺杂牺牲层、所述停止层，且延伸至所述衬底上；
对所述堆叠结构及所述掺杂牺牲层进行刻蚀，形成多个穿过所述堆叠结构，且延伸至所述掺杂牺牲层的第一凹陷区；其中，在所述刻蚀对应的相同刻蚀工艺下，掺杂牺牲层的刻蚀速率小于初始牺牲层的刻蚀速率，堆叠结构的刻蚀速率大于掺杂牺牲层的刻蚀速率。


2.根据权利要求1所述的方法，其特征在于，使用刻蚀气体中的氟源来执行刻蚀，掺杂处理所使用的掺杂离子包括负离子。


3.根据权利要求2所述的方法，其特征在于，所述掺杂离子为带负电的硼离子。


4.根据权利要求1所述的方法，其特征在于，进行掺杂处理的厚度大于或等于未进行掺杂处理前的初始牺牲层厚度的一半。


5.根据权利要求1所述的方法，其特征在于，对所述初始牺牲层进行掺杂处理的步骤包括：
对所述初始牺牲层进行离子注入。

【专利技术属性】
技术研发人员：李明，陈韦斌，刘隆冬，周颖，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42