堆叠的晶体管布局制造技术

提供了一种设备，其包括：包括一种或多种半导体材料并且具有包含源极区和漏极区连同其间的沟道区的长度的第一晶体管主体；第一晶体管主体之上的第一电介质层；包括一种或多种半导体材料并且具有包含源极区和漏极区连同其间的沟道区的长度的第二晶体管主体，其中，第二晶体管主体位于第一电介质层之上，并且其中，第二晶体管主体的长度不与第一晶体管主体的长度平行；以及与第一晶体管主体和第二晶体管主体二者的沟道区均耦接的栅极。还公开了其他实施例并主张对这些其他实施例的权益。

【技术实现步骤摘要】
【国外来华专利技术】堆叠的晶体管布局
技术介绍
在半导体器件中，随着晶体管尺寸持续缩小，电接触部的路由可能变得更加复杂。在诸如SRAM单元的互补金属氧化物半导体(CMOS)器件当中，很多NMOS晶体管和PMOS晶体管需要密切接近与每一源极、漏极和栅极耦接的接触部来形成。常规布局设计具有相互平行的晶体管主体连同正交延伸的接触部，其可能给在必须保持晶体管之间的足够间隔的同时进一步缩小尺寸带来问题。此外，如果NMOS晶体管主体和PMOS晶体管主体直接一个叠一个地堆叠，那么建立与掩埋晶体管的接触可能面临无法逾越的困难。因此，现有技术无法提供能够有效地缩放并且容易地制造以便跟上对高度集成器件的不断增长的需求的晶体管布局。附图说明通过下文给出的详细描述以及本公开的各种实施例的附图，本公开的实施例将得到更加充分的理解，然而，所述详细描述和附图不应被理解为使本公开局限于具体的实施例，而是仅用于解释和理解的目的。图1示出了根据一些实施例的示例性堆叠的晶体管布局的平面图，图2示出了根据一些实施例的集成了堆叠的晶体管布局的示例性器件的平面图，图3A和图3B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，图4A和图4B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，图5A和图5B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，图6A和图6B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，图7A和图7B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，图8A和图8B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，图9A和图9B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，图10A和图10B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，图11示出了根据一些实施例的形成具有堆叠的晶体管布局的半导体器件的方法的流程图，图12示出了根据一些实施例的适于实施堆叠的晶体管布局的SRAM单元，并且图13示出了根据一些实施例的包括具有堆叠的晶体管布局的半导体器件的智能装置或计算机系统或SoC(片上系统)。具体实施方式总体而言介绍了一种堆叠的晶体管布局。就这一点而言，本公开的实施例可以使CMOS晶体管能够按照不同取向一个叠一个地堆叠。通过这种方式由CMOS晶体管的堆叠取得的占地面积效率可以带来特征尺寸的进一步下降。本领域技术人员将认识到这种方案可以实现更小的，更加高度集成的半导体器件。在下文的描述当中将讨论很多细节，以提供对本公开的实施例的更加透彻的解释。然而，对于本领域的技术人员显而易见的是，本公开的实施例可在没有这些具体细节的情况下实施。在其他情况下，公知的结构和装置被以方框图的形式而非详尽的方式示出，以避免混淆本公开的实施例。应注意，在实施例的对应附图当中，采用线表示信号。一些线可能较粗，以指示更多的构成信号路径，并且/或者在一端或两端具有箭头，以指示主要信息流向。这样的指示并非意图进行限制。相反，这些线是结合一个或多个实施例使用的，以促进对电路或逻辑单元的更容易的理解。根据设计需要或者偏好而指定的任何所表示的信号可以实际上包括一个或多个信号，所述信号可以沿任一方向传播，并且可以是采用任何适当类型的信号方案实施的。在说明书中通篇采用的以及在权利要求中采用的“连接”一词是指被连接的事物之间的直接连接，例如，电、机械或磁连接，而没有任何中间装置。“耦接”一词是指直接或间接连接，例如，被连接的事物之间的直接电、机械或磁连接或者通过一个或多个无源或有源中间装置的间接连接。词语“电路”或“模块”可以指被布置为相互协作以提供预期功能的一个或多个无源和/或有源部件。“信号”一词可以指至少一个电流信号、电压信号、磁信号或者数据/时钟信号。“一”、“一个”和“该”的含义包括复数个引述对象。“在……中”的含义包括“在……中”和“在……上”。除非另行指出，否则采用“第一”、“第二”、“第三”等顺序形容词描述共同对象只是表明正在引述类似对象的不同实例，而不是暗指所描述的对象必须按照排列的方式或者任何其他方式处于既定的时间或者空间顺序内。出于本公开的目的，短语“A和/或B”以及“A或B”是指(A)、(B)或者(A和B)。出于本公开的目的，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或者(A、B和C)。如果说明书和权利要求中存在“左”、“右”、“前”、“后”、“顶部”、“底部”、“之上”、“之下”等词语，那么其仅用于描述性用途，而未必用于说明永久性的相对位置。图1示出了根据一些实施例的示例性堆叠的晶体管布局的平面图。如图所示，器件100包括晶体管主体102、晶体管主体104、栅极106和108、互连110、晶体管主体角112、栅极角114以及接触部116、118、120和122。在一些实施例中，器件100可以表示六晶体管SRAM单元，例如，其与下文参考图12描述的电路类似。晶体管主体102和晶体管主体104可以是存在于不同平面上的鳍状物，如下文更详细所示，这些不同平面通过电介质材料隔开。尽管晶体管主体104被示为堆叠在晶体管主体102之上，但是在一些实施例中，可以颠倒堆叠的顺序。晶体管主体102和晶体管主体104可以含有相同或不同的半导体材料，包括但不限于InGaAs、InAs、InGaAs、InGaAsSb、InSb、GaSb、Ge、Si或SiGe。在一些实施例中，晶体管主体102可以掺有n型掺杂剂，例如磷或砷等，而晶体管主体104可以掺有p型掺杂剂，例如硼等。晶体管主体102可以具有包含两个NMOS晶体管的长度，每一NMOS晶体管包括源极区、漏极区和位于其间的沟道。在一些实施例中，下拉晶体管可以包括通过接触部116和接入晶体管与地耦接的漏极区，或者可以通过接触部120受到字线控制的空过栅极可以包括通过接触部122与位线耦接的源极区。在一些实施例中，晶体管主体102相互平行并且偏移大约50％。换言之，一个晶体管主体102的一端可以靠近相邻晶体管主体102的中点且与之共平面。晶体管主体104可以具有包含PMOS晶体管的长度，该PMOS晶体管包括源极区、漏极区和位于其间的沟道。在一些实施例中，上拉晶体管可以包括通过接触部118与电压源耦接的源极区。晶体管主体104可以具有与晶体管主体102分开晶体管主体角112的取向。在一些实施例中，晶体管主体角为90度。在一些实施例中，晶体管主体104相互同轴，而在其他实施例中，晶体管主体104可以相互偏移。栅极106和108可以是多晶硅或金属，并且可以在沟道区处接触晶体管主体102和104。栅极106可以是围绕晶体管主体104形成的，如下文更详细所示，并且在晶体管主体102和晶体管主体104之间的相交处附近在晶体管主体102和晶体管主体104之间延伸。栅极106和1本文档来自技高网...

【技术保护点】
1.一种集成电路器件结构，包括：/n包括一种或多种半导体材料的第一晶体管主体，所述第一晶体管主体包括：/n第一源极区；/n第一漏极区；以及/n位于所述第一源极区和所述第一漏极区之间的第一沟道区，其中，所述第一源极区、第一漏极区和第一沟道区位于沿所述第一晶体管主体的第一长度方向的位置上；/n所述第一晶体管主体之上的第一电介质层；/n包括一种或多种半导体材料的第二晶体管主体，所述第二晶体管主体位于所述第一电介质层之上，所述第二晶体管主体包括：/n第二源极区；/n第二漏极区；以及/n位于所述第二源极区和所述第二漏极区之间的第二沟道区，其中，所述第二源极区、所述第二漏极区和所述第二沟道区位于沿所述第二晶体管主体的第二长度方向的位置上，其中，所述第二长度方向不平行于所述第一长度方向；以及/n与所述第一沟道区和所述第二沟道区耦接的栅极。/n

【技术特征摘要】
【国外来华专利技术】1.一种集成电路器件结构，包括：
包括一种或多种半导体材料的第一晶体管主体，所述第一晶体管主体包括：
第一源极区；
第一漏极区；以及
位于所述第一源极区和所述第一漏极区之间的第一沟道区，其中，所述第一源极区、第一漏极区和第一沟道区位于沿所述第一晶体管主体的第一长度方向的位置上；
所述第一晶体管主体之上的第一电介质层；
包括一种或多种半导体材料的第二晶体管主体，所述第二晶体管主体位于所述第一电介质层之上，所述第二晶体管主体包括：
第二源极区；
第二漏极区；以及
位于所述第二源极区和所述第二漏极区之间的第二沟道区，其中，所述第二源极区、所述第二漏极区和所述第二沟道区位于沿所述第二晶体管主体的第二长度方向的位置上，其中，所述第二长度方向不平行于所述第一长度方向；以及
与所述第一沟道区和所述第二沟道区耦接的栅极。


2.根据权利要求1所述的集成电路器件结构，其中，所述栅极在所述第一晶体管主体和所述第二晶体管主体之间延伸。


3.根据权利要求2所述的集成电路器件结构，其中，所述栅极包括纵向轴，所述纵向轴具有与所述第二长度方向成大约45度角的取向。


4.根据权利要求2所述的集成电路器件结构，其中，所述第二长度方向与所述第一长度方向正交。


5.根据权利要求2所述的集成电路器件结构，其中，所述第一晶体管主体包括n型半导体材料，并且所述第二晶体管主体包括p型半导体材料。


6.根据权利要求2所述的集成电路器件结构，进一步包括将所述第一源极区与所述第二漏极区耦接的接触部。


7.根据权利要求6所述的集成电路器件结构，其中，所述接触部进一步与第三晶体管主体和第四晶体管主体的栅极耦接。


8.根据权利要求6所述的集成电路器件结构，其中，所述接触部包括导线，所述导线具有与所述第二长度方向成大约45度角的取向。


9.根据权利要求1到8中的任一项所述的集成电路器件结构，其中，所述第二晶体管主体与第三晶体管主体同轴。


10.根据权利要求1到8中的任一项所述的集成电路器件结构，其中，所述栅极包括多晶硅。


11.根据权利要求1到8中的任一项所述的集成电路器件结构，其中，所述第一晶体管主体和所述第二晶体管主体包括掺杂硅。


12.一种静态随机存取存储器(SRAM)，包括：
第一平面上的NMOS晶体管主体，所述NMOS晶体管主体具有第一主体取向；
第二平面上的PMOS晶体管主体，所述PMOS晶体管...

【专利技术属性】
技术研发人员：R·皮拉里塞泰，W·拉赫马迪，A·A·夏尔马，G·杜威，J·T·卡瓦列罗斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US