【技术实现步骤摘要】
【国外来华专利技术】堆叠的晶体管布局
技术介绍
在半导体器件中，随着晶体管尺寸持续缩小，电接触部的路由可能变得更加复杂。在诸如SRAM单元的互补金属氧化物半导体(CMOS)器件当中，很多NMOS晶体管和PMOS晶体管需要密切接近与每一源极、漏极和栅极耦接的接触部来形成。常规布局设计具有相互平行的晶体管主体连同正交延伸的接触部，其可能给在必须保持晶体管之间的足够间隔的同时进一步缩小尺寸带来问题。此外，如果NMOS晶体管主体和PMOS晶体管主体直接一个叠一个地堆叠，那么建立与掩埋晶体管的接触可能面临无法逾越的困难。因此，现有技术无法提供能够有效地缩放并且容易地制造以便跟上对高度集成器件的不断增长的需求的晶体管布局。附图说明通过下文给出的详细描述以及本公开的各种实施例的附图，本公开的实施例将得到更加充分的理解，然而，所述详细描述和附图不应被理解为使本公开局限于具体的实施例，而是仅用于解释和理解的目的。图1示出了根据一些实施例的示例性堆叠的晶体管布局的平面图，图2示出了根据一些实施例的集成了堆叠的晶体管布局的示例性器件的平面图，图3A...
【技术保护点】
1.一种集成电路器件结构，包括：/n包括一种或多种半导体材料的第一晶体管主体，所述第一晶体管主体包括：/n第一源极区；/n第一漏极区；以及/n位于所述第一源极区和所述第一漏极区之间的第一沟道区，其中，所述第一源极区、第一漏极区和第一沟道区位于沿所述第一晶体管主体的第一长度方向的位置上；/n所述第一晶体管主体之上的第一电介质层；/n包括一种或多种半导体材料的第二晶体管主体，所述第二晶体管主体位于所述第一电介质层之上，所述第二晶体管主体包括：/n第二源极区；/n第二漏极区；以及/n位于所述第二源极区和所述第二漏极区之间的第二沟道区，其中，所述第二源极区、所述第二漏极区和所述第二...
【技术特征摘要】
【国外来华专利技术】1.一种集成电路器件结构，包括：
包括一种或多种半导体材料的第一晶体管主体，所述第一晶体管主体包括：
第一源极区；
第一漏极区；以及
位于所述第一源极区和所述第一漏极区之间的第一沟道区，其中，所述第一源极区、第一漏极区和第一沟道区位于沿所述第一晶体管主体的第一长度方向的位置上；
所述第一晶体管主体之上的第一电介质层；
包括一种或多种半导体材料的第二晶体管主体，所述第二晶体管主体位于所述第一电介质层之上，所述第二晶体管主体包括：
第二源极区；
第二漏极区；以及
位于所述第二源极区和所述第二漏极区之间的第二沟道区，其中，所述第二源极区、所述第二漏极区和所述第二沟道区位于沿所述第二晶体管主体的第二长度方向的位置上，其中，所述第二长度方向不平行于所述第一长度方向；以及
与所述第一沟道区和所述第二沟道区耦接的栅极。
2.根据权利要求1所述的集成电路器件结构，其中，所述栅极在所述第一晶体管主体和所述第二晶体管主体之间延伸。
3.根据权利要求2所述的集成电路器件结构，其中，所述栅极包括纵向轴，所述纵向轴具有与所述第二长度方向成大约45度角的取向。
4.根据权利要求2所述的集成电路器件结构，其中，所述第二长度方向与所述第一长度方向正交。
5.根据权利要求2所述的集成电路器件结构，其中，所述第一晶体管主体包括n型半导体材料，并且所述第二晶体管主体包括p型半导体材料。
6.根据权利要求2所述的集成电路器件结构，进一步包括将所述第一源极区与所述第二漏极区耦接的接触部。
7.根据权利要求6所述的集成电路器件结构，其中，所述接触部进一步与第三晶体管主体和第四晶体管主体的栅极耦接。
8.根据权利要求6所述的集成电路器件结构，其中，所述接触部包括导线，所述导线具有与所述第二长度方向成大约45度角的取向。
9.根据权利要求1到8中的任一项所述的集成电路器件结构，其中，所述第二晶体管主体与第三晶体管主体同轴。
10.根据权利要求1到8中的任一项所述的集成电路器件结构，其中，所述栅极包括多晶硅。
11.根据权利要求1到8中的任一项所述的集成电路器件结构，其中，所述第一晶体管主体和所述第二晶体管主体包括掺杂硅。
12.一种静态随机存取存储器(SRAM)，包括：
第一平面上的NMOS晶体管主体，所述NMOS晶体管主体具有第一主体取向；
第二平面上的PMOS晶体管主体，所述PMOS晶体管...
【专利技术属性】
技术研发人员：R·皮拉里塞泰，W·拉赫马迪，A·A·夏尔马，G·杜威，J·T·卡瓦列罗斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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