半导体晶圆的制造方法以及半导体装置制造方法及图纸

本发明专利技术提供在半导体晶圆形成沟槽型电容的情况下，即使在形成了许多的沟槽的情况下也能够抑制该半导体晶圆的翘曲并且抑制制造工序中的沟槽的侧壁的图案倾倒的半导体晶圆的制造方法以及半导体装置。包含在半导体晶圆10的主面内形成多个沟槽型电容的工序的半导体晶圆的制造方法利用在内部包含单位沟槽型电容的晶胞12构成多个沟槽型电容的各个，并且使多个沟槽型电容的沟槽14的布局图案的、规定的方向的长度的成分与和规定的方向交叉的方向的长度的成分在规定的允许范围内相等。

Manufacturing method of semiconductor wafer and semiconductor device

【技术实现步骤摘要】
半导体晶圆的制造方法以及半导体装置
本专利技术涉及半导体晶圆的制造方法以及半导体装置，特别是涉及包含沟槽型电容的形成的半导体晶圆的制造方法以及半导体装置。
技术介绍
关于包含沟槽型电容的半导体装置，在专利文献1公开了一种半导体装置的制造方法，在具有：在半导体基板的一个表面形成沟槽的工序、在沟槽的内壁形成绝缘膜的工序、以及经由绝缘膜，在沟槽内形成导电性膜的工序的半导体装置的制造方法中，其特征在于，在形成导电性膜的工序之后，具有以能够除去在绝缘膜中存在的形变的温度对绝缘膜进行热处理的工序。另外，在专利文献2公开了一种半导体装置，其特征在于，具备具有面方位(100)的表面的半导体基板、和形成在半导体基板上的多个存储单元，多个存储单元包含形成于从表面延伸到半导体基板中的沟槽的电容器、和具有与电容器连接的第一源极/漏极区域、形成为与第一源极/漏极区域设置间隔，并与位线连接的第二源极/漏极区域、以及形成在上述第一、第二源极/漏极区域的间隔上，并与字线连接的栅极电极的晶体管，沟槽的至少一部分的横剖面为四边形，多个存储单元的沟槽的横剖面相对于字线的延伸方向向相同的方向倾斜。专利文献1：日本特开2004－266140号公报专利文献2：日本特开2006－295048号公报这里，参照图6，对沟槽型电容(电容器)进行说明。本实施方式所涉及的沟槽型电容是MOS(MelalOxideSemiconductor：金属氧化物半导体)结构的电容(MOS型电容)的一种。在基于半导体的LSI(LargeScaleIntegratedcircuit：大规模集成电路)的芯片等中，在构成该LSI的电路中形成电容元件(电容器元件)的情况下，一般使用图6的(a)所示的MOS结构(或者MIS(MetalInsulatorSemiconductor：金属绝缘体半导体))结构的电容。如图6的(a)所示，MOS型电容50构成为包含形成在半导体基板52(在图6的(a)中一并标注为“N－Sub”。在图6的(a)中导电型示出N－型的例子)上的杂质扩散多晶硅54(在图6的(a)中一并标注为“Doped－polySi”)、扩散层56(在图6的(a)中导电型示出N+的例子)、以及绝缘膜58。在图6的(a)所示的杂质扩散多晶硅54以及扩散层56连接电容的两个电极。以电路的安装密度的提高为目的，以该MOS型电容50为基础考虑的是沟槽型电容30。如图6的(b)所示，沟槽型电容30在包含杂质扩散多晶硅34、扩散层36、绝缘膜38的MOS结构这一点与MOS型电容50相同，但在半导体基板32挖掘槽40形成沟槽14并通过利用槽的侧壁42(槽40间的半导体基板32的部分)缩小电容元件的平面面积使面积电容效率提高。这里在沟槽型电容30的结构下的槽的图案的布局中，如图6的(c)所示简单地使其为向单一方向延伸的条纹状从而布局效率提高。然而，在使用图6的(c)所示那样的槽的布局实现进一步的安装密度的提高的情况下产生以下那样的问题。即，是“图案倾倒”的问题、和“半导体晶圆的翘曲”的问题。“图案倾倒”是指在半导体工序中制成的图案倒塌。特别是在高度相对于宽度较高的壁状的图案等中容易产生图案倾倒。在图6的(b)所示的沟槽型电容30中，在半导体装置的制造工序中形成用于沟槽14的槽40时，也有槽40与槽40之间的侧壁42容易倾倒的情况。特别是在以沟槽型电容30的高电容化为目的而较深地挖掘槽40时容易产生该现象。另一方面起因于杂质扩散多晶硅34的成膜产生晶圆的翘曲。在半导体装置的制造工序中，通过LP－CVD(LowPressure－ChemicalVaporDeposition：低压化学气相沉积)等在半导体晶圆的整个面将杂质扩散多晶硅成膜之后进行图案化来形成杂质扩散多晶硅34。此时，有在半导体晶圆的表面、背面，杂质扩散多晶硅的体积产生不均衡，所以若其后经过热处理则产生杂质扩散多晶硅34的再结晶化所引起的收缩率的不均衡，而半导体晶圆翘曲这样的问题。
技术实现思路
本专利技术基于上述的情况，目的在于提供在半导体晶圆形成沟槽型电容的情况下，即使在形成了许多的沟槽的情况下也能够抑制该半导体晶圆的翘曲并且抑制制造工序中的沟槽的侧壁的图案倾倒的半导体晶圆的制造方法以及半导体装置。为了解决上述课题，本专利技术所涉及的半导体晶圆的制造方法是包含在半导体晶圆的主面内形成多个沟槽型电容的工序的半导体晶圆的制造方法，利用在内部包含单位沟槽型电容的晶胞构成各上述多个沟槽型电容，并且使上述多个沟槽型电容的沟槽的布局图案的、规定的方向的长度的成分与和上述规定的方向交叉的方向的长度的成分在规定的允许范围内相等。为了解决上述课题，本专利技术所涉及的半导体装置是形成了沟槽型电容的半导体装置，对于上述沟槽型电容的沟槽的布局图案来说，规定的方向的长度的成分与和上述规定的方向交叉的方向的长度的成分在规定的允许范围内相等。根据本专利技术，起到能够提供在半导体晶圆形成沟槽型电容的情况下，即使在形成了许多的沟槽的情况下也能够抑制该半导体晶圆的翘曲并且抑制制造工序中的沟槽的侧壁的图案倾倒的半导体晶圆的制造方法以及半导体装置这样的效果。附图说明图1是说明第一实施方式的半导体晶圆的图，图1的(a)是俯视图，图1的(b)是说明沟槽的布局图案的长度的方向依存性的图。图2的(a)是说明起因于沟槽的半导体晶圆的翘曲的图，图2(b)是表示翘曲的状态的半导体晶圆的立体图。图3是表示第一实施方式所涉及的半导体晶圆的图，图3的(a)是表示第一变形例的俯视图，图3的(b)是表示第二变形例的俯视图。图4是说明第二实施方式所涉及的半导体晶圆的图，图4的(a)是俯视图，图4的(b)是说明晶胞的旋转的俯视图。图5是表示第二实施方式所涉及的半导体晶圆的图，图5的(a)是表示第一变形例的俯视图，图5的(b)是表示第二变形例的俯视图。图6的(a)是表示MOS型电容的剖视图，图6的(b)是表示沟槽型电容的剖视图，图6的(c)是表示沟槽型电容的沟槽的俯视图。附图标记说明10、10A、10B、10C、10D、10E…半导体晶圆，12、12A、12B、12C、12D、12E…晶胞，12Cg、12Dg、12Eg…组晶胞，14…沟槽，14a…外侧沟槽，14b…中间沟槽，14c…内侧沟槽，16…狭缝，18…槽口，20…表面，30…沟槽型电容，32…半导体基板，34…杂质扩散多晶硅，36…扩散层，38…绝缘膜，40…槽，42…侧壁，50…MOS型电容，52…半导体基板，54…杂质扩散多晶硅，56…扩散层，58…绝缘膜。具体实施方式以下，参照附图，对本专利技术的实施方式进行详细说明。在本实施方式中为了抑制上述的“图案倾倒”、和“半导体晶圆的翘曲”的问题，尽量使沟槽型电容所包含的沟槽的俯视时的布局图案成为各向同性，即尽量使其不依赖方向。[第一实施方式]参照图1，对本实施方式所涉及的半导体晶圆的制造方法以及半导体装置进行说明。在本实施方式所涉及的半本文档来自技高网...

【技术保护点】
1.一种半导体晶圆的制造方法，是包含在半导体晶圆的主面内形成多个沟槽型电容的工序的半导体晶圆的制造方法，其中，/n利用在内部包含单位沟槽型电容的晶胞构成各上述多个沟槽型电容，并且使上述多个沟槽型电容的沟槽的布局图案的、规定的方向的长度的成分与和上述规定的方向交叉的方向的长度的成分在规定的允许范围内相等。/n

【技术特征摘要】
20181031 JP 2018-2060841.一种半导体晶圆的制造方法，是包含在半导体晶圆的主面内形成多个沟槽型电容的工序的半导体晶圆的制造方法，其中，
利用在内部包含单位沟槽型电容的晶胞构成各上述多个沟槽型电容，并且使上述多个沟槽型电容的沟槽的布局图案的、规定的方向的长度的成分与和上述规定的方向交叉的方向的长度的成分在规定的允许范围内相等。


2.根据权利要求1所述的半导体晶圆的制造方法，其中，
上述单位沟槽型电容的布局图案中的沟槽的布局图案包含用于使上述沟槽的长度限制在预先决定的上限值以内的狭缝。


3.根据权利要求2所述的半导体晶圆的制造方法，其中，
组合连接了包含至少两个不同的方向的线段的多个线段的单位图案来构成上述单位沟槽型电容的布局图案中的沟槽的布局图案。


4.根据权利要求1～3中任意一项所述的半导体晶圆的制造方法，其中，
通过使上述单位沟槽型电容的沟槽的布局图案的、规定的方向的长度的成分与和上述规定的方向交叉的方向的长度的成分在规定的允许范围内相等，使上述多个沟槽型电容的沟槽的布局图案的、规定的方向的长度的成分与和上述规定的方向交叉的方向的长度的成分在规定的允许范围内相等。


5.根据权利要求1～3...

【专利技术属性】
技术研发人员：柴田宽，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：日本;JP