集成ESD保护的屏蔽栅沟槽MOSFET制造技术

本实用新型专利技术公开一种集成ESD保护的屏蔽栅沟槽MOSFET，其以两层多晶硅、更低成本的方法制程实现，在本实用新型专利技术形成MOSFET屏蔽栅的多晶硅，和形成MOSFET的ESD保护二极管的多晶硅，是同一层多晶硅(第一层多晶硅)，而形成MOSFET的栅极的多晶硅，是第二层多晶硅；整个制造流程中只需要两层多晶硅方法，即可实现集成ESD保护的屏蔽栅沟槽MOSFET之器件结构，比传统方法减少了一层多晶硅，实现方法更简单，降低了制造复杂度和方法成本，现对于现有技术具有重大进步。

Shielding gate trench MOSFET integrated with ESD protection

【技术实现步骤摘要】
集成ESD保护的屏蔽栅沟槽MOSFET
本技术涉及半导体器件制造
，尤其涉及一种集成ESD保护的屏蔽栅沟槽MOSFET。
技术介绍
对于传统的功率MOSFET器件，器件导通电阻(Ron)与源漏击穿电压存在一定的折中关系，长久以来限制了功率MOSFET器件的发展。屏蔽栅沟槽MOSFET利用电荷平衡原理，使得N型漂移区即使在较高掺杂浓度的情况下也能实现器件较高的击穿电压，从而获得低的导通电阻，打破了传统功率MOSFET的硅极限。另一方面，屏蔽栅沟槽MOSFET的器件性能显著优于普通沟槽MOSFET和平面MOSFET，因为屏蔽栅大大的降低了栅极与漏极之间的电容(Cgd)。在功率传输或转换系统中，低的导通电阻(Ron)意味着低的导通损耗，低的栅漏电容(Cgd)意味着低的开关损耗，也即是屏蔽栅沟槽MOSFET同时降低了系统的导通损耗和开关损耗，自身功耗更小，系统的功率传输/功率转换的效率更高。MOSFET的栅极和源极之间存在一层薄薄的栅氧化层，其在受到外来的意外高电压冲击时，会被击穿损坏并不可恢复。因此在一些实际应用中，对MOSFET的栅极提供静电放电(ESD)的保护是必要的。通常的做法是，在MOSFET的栅极和源极之间并联二极管保护单元，当静电放电(ESD)产生的电压高于所述二极管的击穿电压时(所述二极管的击穿电压低于MOSFET的栅氧化层的击穿电压值)，所述二极管发生雪崩击穿，静电能量从二极管释放掉，从而避免了栅极和源极之间的栅氧化层受到破坏。为了降低电路板的尺寸及物料成本，通常将提供ESD保护功能的二极管集成于MOSFET器件中。公开号为US8004009B2的美国专利《TrenchMOSFETSwithZenerDiode》，公开了一种集成ESD保护二极管的MOSFET结构和制造方法，包括元胞区(Cell)、栅极(Gate)引出区、以及集成于它们之间的ESD保护二极管；ESD保护二极管置于一层厚的氧化层上表面，由多个置于多晶硅中的PN结串联在一起形成；源级金属(SourceMetal)将元胞和ESD保护二极管的一端连接在一起，栅极金属(GateMetal)将栅极和ESD保护二极管的另一端连接在一起。通常，这种集成了ESD保护的MOSFET，其制造方法中，除了用以形成栅极的多晶硅之外，需要另一层多晶硅用以制作ESD保护二极管；而对于屏蔽栅沟槽MOSFET，其制造方法中，需要另一层多晶硅用以制作连接源极的屏蔽栅，如果屏蔽栅沟槽MOSFET需要集成ESD保护，则需要三层多晶硅实现。
技术实现思路
鉴于现有技术的局限性，本技术的目的在于克服现有技术的不足，适应现实需要，提供一种集成ESD保护的屏蔽栅沟槽MOSFET，其以两层多晶硅、更低成本的方法制程实现。为了实现本技术的目的，本技术所采用的技术方案为：本技术首先公开一种集成ESD保护的屏蔽栅沟槽MOSFET，包括N型外延层(2)；所述N型外延层(2)位于N型衬底(1)之上，N型外延层(2)上开设有第一沟槽(4.1)、第二沟槽(4.2)和第三沟槽(4.3)，其中，第一沟槽(4.1)、第二沟槽(4.2)和第三沟槽(4.3)内分别填充有第一多晶硅栅(8.1)、第二多晶硅栅(8.2)和第三多晶硅栅(8.3)，其中，第一多晶硅栅(8.1)和第二多晶硅栅(8.2)被内衬层(5)包围，第一多晶硅栅(8.1)和第二多晶硅栅(8.2)和第三多晶硅栅(8.3)在芯片内部相互连接。位于第一多晶硅栅(8.1)、第二多晶硅栅(8.2)上方的第一沟槽(4.1)内分别设有第二层多晶硅(10)，位于第二层多晶硅(10)的侧壁、第一沟槽(4.1)的侧部区域的第一沟槽(4.1)与第二沟槽(4.2)之间分别设有栅氧化层(9)，栅氧化层(9)与N型外延层(2)之间填充有N型重掺杂区(12)和P型轻掺杂体区(11)，其中，N型重掺杂区(12)位于P型轻掺杂体区(11)之上。所述第三多晶硅栅(8.3)顶部延伸至第三沟槽(4.3)外部，位于第三沟槽(4.3)内的第三多晶硅栅外围亦通过内衬层(5)位于第三沟槽(4.3)内，第三多晶硅栅(8.3)的顶部亦设有被所述栅氧化层(9)，且位于第三多晶硅栅(8.3)顶部的栅氧化层(9)与内衬层(5)接触并对第三多晶硅栅(8.3)包围。所述第三沟槽(4.3)处的内衬层(5)水平向外延伸并止于所述第二沟槽(4.2)的边缘，位于第三沟槽(4.3)外部的内衬层(5)下方填充有硬掩模层(3)并通过该硬掩模层(3)置于N型外延层(2)之上。所述第三沟槽(4.3)侧部的内衬层(5)之上设有被绝缘层包围的ESD保护二极管；所述栅氧化层之上设有介质层(14)。还包括源极金属片(15.1)，源极金属片(15.1)位于介质层(14)之上并延伸出两端，其中一端贯穿硬掩模层(3)、栅氧化层(9)后进入第一多晶硅栅(8.1)、第二多晶硅栅(8.2)或第三多晶硅栅(8.3)内，另一端贯穿硬掩模层(3)、栅氧化层(9)后进入P型轻掺杂体区(11)内。还包括两个ESD保护二极管连接金属层，两个ESD保护二极管连接金属层分别贯穿硬掩模层后与ESD保护二极管的两极连接。所述第一多晶硅栅(8.1)和第二多晶硅栅(8.2)和第三多晶硅栅(8.3)均为N型重掺杂，掺杂物为磷原子或者砷原子或者锑原子，掺杂浓度为每平方厘米1E15至2E16个。P型轻掺杂第一层多晶硅(7)为P型轻掺杂，掺杂物为硼原子，掺杂浓度为每平方厘米1E14至1E15个。所述第二层多晶硅(10)为N型重掺杂，掺杂物为磷原子或者砷原子或者锑原子，掺杂浓度为每平方厘米1E15至2E16个。所述ESD保护二极管由P型轻掺杂的P型轻掺杂第一层多晶硅(7)和N型重掺杂的N型重掺杂第一层多晶硅(13)构成，其中，P型轻掺杂第一层多晶硅(7)位于N型重掺杂第一层多晶硅(13)的中间，且P型轻掺杂第一层多晶硅和N型重掺杂第一层多晶硅通过所述绝缘层包围，所述绝缘层为栅氧化层(9)；两个ESD保护二极管连接金属层分别贯穿介质层(14)、栅氧化层(9)后分别进入P型轻掺杂第一层多晶硅两端的N型重掺杂第一层多晶硅(13)内。所述内衬层(5)为氧化硅或氮化硅，或氧化硅和氮化硅形成的叠加层；所述栅氧化层(9)为氧化硅。本技术的有益效果在于：在本技术所公示的制造方法中，形成MOSFET屏蔽栅的多晶硅，和形成MOSFET的ESD保护二极管的多晶硅，是同一层多晶硅(第一层多晶硅)，而形成MOSFET的栅极的多晶硅，是第二层多晶硅；整个制造流程中只需要两层多晶硅方法，即可实现集成ESD保护的屏蔽栅沟槽MOSFET之器件结构，比传统方法减少了一层多晶硅方法，实现方法更简单，降低了制造复杂度和方法成本，现对于现有技术具有重大进步。附图说明图1为本技术之所述方法中步骤(1)所对应之结构；图2为本技术之所述方法中步骤(2)所对应之结构；图3为本技术之所述方法中步骤(3)所对应之本文档来自技高网...

【技术保护点】
1.一种集成ESD保护的屏蔽栅沟槽MOSFET，包括N型外延层(2)；所述N型外延层(2)位于N型衬底(1)之上，其特征在于：N型外延层(2)上开设有第一沟槽(4.1)、第二沟槽(4.2)和第三沟槽(4.3)，其中，第一沟槽(4.1)、第二沟槽(4.2)和第三沟槽(4.3)内分别填充有第一多晶硅栅(8.1)、第二多晶硅栅(8.2)和第三多晶硅栅(8.3)，其中，第一多晶硅栅(8.1)和第二多晶硅栅(8.2)被内衬层(5)包围，第一多晶硅栅(8.1)和第二多晶硅栅(8.2)和第三多晶硅栅(8.3)在芯片内部相互连接；/n位于第一多晶硅栅(8.1)、第二多晶硅栅(8.2)上方的第一沟槽(4.1)内分别设有第二层多晶硅(10)，位于第二层多晶硅(10)的侧壁、第一沟槽(4.1)的侧部区域的第一沟槽(4.1)与第二沟槽(4.2)之间分别设有栅氧化层(9)，栅氧化层(9)与N型外延层(2)之间填充有N型重掺杂区(12)和P型轻掺杂体区(11)，其中，N型重掺杂区(12)位于P型轻掺杂体区(11)之上；/n所述第三多晶硅栅(8.3)顶部延伸至第三沟槽(4.3)外部，位于第三沟槽(4.3)内的第三多晶硅栅外围亦通过内衬层(5)位于第三沟槽(4.3)内，第三多晶硅栅(8.3)的顶部亦设有被所述栅氧化层(9)，且位于第三多晶硅栅(8.3)顶部的栅氧化层(9)与内衬层(5)接触并对第三多晶硅栅(8.3)包围；/n所述第三沟槽(4.3)处的内衬层(5)水平向外延伸并止于所述第二沟槽(4.2)的边缘，位于第三沟槽(4.3)外部的内衬层(5)下方填充有硬掩模层(3)并通过该硬掩模层(3)置于N型外延层(2)之上；/n所述第三沟槽(4.3)侧部的内衬层(5)之上设有被绝缘层包围的ESD保护二极管；所述栅氧化层之上设有介质层(14)；/n还包括源极金属片(15.1)，源极金属片(15.1)位于介质层(14)之上并延伸出两端，其中一端贯穿硬掩模层(3)、栅氧化层(9)后进入第一多晶硅栅(8.1)、第二多晶硅栅(8.2)或第三多晶硅栅(8.3)内，另一端贯穿硬掩模层(3)、栅氧化层(9)后进入P型轻掺杂体区(11)内；/n还包括两个ESD保护二极管连接金属层，两个ESD保护二极管连接金属层分别贯穿硬掩模层后与ESD保护二极管的两极连接。/n...

【技术特征摘要】
1.一种集成ESD保护的屏蔽栅沟槽MOSFET，包括N型外延层(2)；所述N型外延层(2)位于N型衬底(1)之上，其特征在于：N型外延层(2)上开设有第一沟槽(4.1)、第二沟槽(4.2)和第三沟槽(4.3)，其中，第一沟槽(4.1)、第二沟槽(4.2)和第三沟槽(4.3)内分别填充有第一多晶硅栅(8.1)、第二多晶硅栅(8.2)和第三多晶硅栅(8.3)，其中，第一多晶硅栅(8.1)和第二多晶硅栅(8.2)被内衬层(5)包围，第一多晶硅栅(8.1)和第二多晶硅栅(8.2)和第三多晶硅栅(8.3)在芯片内部相互连接；
位于第一多晶硅栅(8.1)、第二多晶硅栅(8.2)上方的第一沟槽(4.1)内分别设有第二层多晶硅(10)，位于第二层多晶硅(10)的侧壁、第一沟槽(4.1)的侧部区域的第一沟槽(4.1)与第二沟槽(4.2)之间分别设有栅氧化层(9)，栅氧化层(9)与N型外延层(2)之间填充有N型重掺杂区(12)和P型轻掺杂体区(11)，其中，N型重掺杂区(12)位于P型轻掺杂体区(11)之上；
所述第三多晶硅栅(8.3)顶部延伸至第三沟槽(4.3)外部，位于第三沟槽(4.3)内的第三多晶硅栅外围亦通过内衬层(5)位于第三沟槽(4.3)内，第三多晶硅栅(8.3)的顶部亦设有被所述栅氧化层(9)，且位于第三多晶硅栅(8.3)顶部的栅氧化层(9)与内衬层(5)接触并对第三多晶硅栅(8.3)包围；
所述第三沟槽(4.3)处的内衬层(5)水平向外延伸并止于所述第二沟槽(4.2)的边缘，位于第三沟槽(4.3)外部的内衬层(5)下方填充有硬掩模层(3)并通过该硬掩模层(3)置于N型外延层(2)之上；
所述第三沟槽(4.3)侧部的内衬层(5)之上设有被绝缘层包围的ESD保护二极管；所述栅氧化层之上设有介质层(14)；
还包括源极金属片(15.1)，源...

【专利技术属性】
技术研发人员：潘光燃，
申请(专利权)人：深圳市芯电元科技有限公司，
类型：新型
国别省市：广东;44