一种双向LVTSCR的ESD或浪涌防护方法技术

本发明专利技术公开了一种双向LVTSCR的ESD防护或抗浪涌方法，属于集成电路的静电放电防护及浪涌领域。本发明专利技术提供了一种可用于瞬态电压抑制或ESD的保护器件及其应用，所述保护器件包括SCR、NMOS和金属线，所述应用实例器件主要由P衬底、第一N阱、第二N阱、P阱、第一P+注入区、第二P+注入区、第三P+注入区、第一N+注入区、第二N+注入区、第三N+注入区、第四N+注入区、第五N+注入区、第六N+注入区、第一多晶硅栅以及其覆盖的第一薄栅氧化层、第二多晶硅栅以及其覆盖的第二薄栅氧化层。本发明专利技术利用了SCR结构的强ESD鲁棒性优点，通过引入NMOS结构和多条SCR路径，可降低触发电压，增强器件的单位面积ESD鲁棒性，有助于提高电路单元面积ESD或浪涌防护效率。

An ESD or surge protection method for bidirectional lvtscr

【技术实现步骤摘要】
一种双向LVTSCR的ESD或浪涌防护方法
本专利技术属于集成电路的静电放电防护及浪涌领域，涉及一种双向LVTSCR的ESD防护或抗浪涌方法。
技术介绍
静电放电(ESD)或瞬态浪涌是指处于不同电势的物体之间静电电荷转移或电位快速下降的物理现象，易造成集成电路(IC)或电路系统功能紊乱或电子产品失效。为了降低ESD和瞬态浪涌事件导致的各行各业的损失，各大公司和高校纷纷成立了自己的ESD实验室和研究团队，致力于降低ESD和瞬态浪涌事件造成的损失。国家最近又提出了关于ESD防护的最新标准GB/T17626.2-2018，其中对IC的生产环境、运输过程、测试条件等都做出了明确的规定，这对降低ESD和瞬态浪涌事件和标准化ESD防护都具有指导意义。因此，研究如何提高IC及电路系统的ESD防护及抗浪涌能力，设计新型的ESD防护方法不仅具有科研价值，还有利于推动IC甚至电子产业的发展，对促进科技进步与国家经济发展，具有十分重要的意义。可控硅整流器(SCR)是当前受到广泛关注并具有较大潜在价值的ESD防护或抗浪涌器件，与常用的二极管和栅接地NMOS(N-Metal-Oxide-Semiconductor)相比，它具有强电流泄放能力的突出优点。但是，普通的SCR作为单向防护器件，在反向ESD应力或者浪涌的作用下相当于一个普通二极管，其防护效能不能满足ESD防护或抗浪涌的设计窗口，在被保护电路中的透明性不佳，影响被保护电路的工作性能，易产生功能紊乱甚至导致电路损坏失效。为了满足日益复杂的IC设计需求，研究人员设计出具有各种特定功能的改进型SCR器件，双向SCR又是其中的研究热点，因为双向SCR有助于解决某些正、负交变应力端口的ESD防护问题。然而，普通的双向SCR结构具有较高的触发电压和大电压回滞幅度，存在难触发及闩锁问题。
技术实现思路
[技术问题]本专利技术针对的是单向ESD防护或抗浪涌中存在的弱透明性及已有双向ESD防护中的高触发电压和易闩锁问题。[技术方案]本专利技术提出了一种新型双向LVTSCR的ESD或浪涌防护方法，本专利技术通过引入辅助触发的NMOS结构，降低器件触发电压；又通过嵌入NPN三极管来提高器件的维持电压；还通过设计多条SCR电流泄放路径，增强器件的ESD鲁棒性。此外，通过电路结构设计，可在不大幅增加器件面积的前提下，实现双向ESD防护或抗浪涌功能。具体地，本专利技术提供一种可用于瞬态电压抑制或ESD的保护器件，包括：SCR、NMOS和金属线，进一步地，主要由P衬底、第一N阱、第二N阱、P阱、第一P+注入区、第二P+注入区、第三P+注入区、第一N+注入区、第二N+注入区、第三N+注入区、第四N+注入区、第五N+注入区、第六N+注入区、第一多晶硅栅以及其覆盖的第一薄栅氧化层、第二多晶硅栅以及其覆盖的第二薄栅氧化层；其中，在P衬底上制备第一N阱、P阱和第二N阱，P衬底的左侧边缘与第一N阱的左侧边缘相连，第一N阱的右侧与P阱的左侧相连，P阱的右侧与第二N阱的左侧相连，第二N阱的右侧边缘与P衬底的右侧边缘相连；在第一N阱的表面区域依次设有第一P+注入区和第一N+注入区，在第一P+注入区与第一N阱左侧边缘保持安全间距，在第一N+注入区与第一P+注入区之间保持安全间距，在第一N阱与P阱相连的表面区域，设有第二N+注入区，且在第二N+注入区的左侧与第一N+注入区之间设有安全间距；在P阱的表面区域依次设有第一多晶硅栅以及其覆盖的第一薄栅氧化层、第三N+注入区、第二P+注入区、第四N+注入区和第二多晶硅栅以及其覆盖的第二薄栅氧化层，第一多晶硅栅以及其覆盖的第一薄栅氧化层的左侧边缘与第二N+注入区的右侧边缘相连，第一多晶硅栅以及其覆盖的第一薄栅氧化层的右侧与第三N+注入区的左侧边缘相连，第二P+注入区与第三N+注入区保持安全间距，第四N+注入区与第二P+注入区保持安全间距，第二多晶硅栅以及其覆盖的第二薄栅氧化层的左侧与第四N+注入区的右侧相连，在P阱与第二N阱相连的表面区域，设有第五N+注入区，且第五N+注入区的左侧与第二多晶硅栅以及其覆盖的第二薄栅氧化层的右侧相连；在第二N阱的表面区域依次设有第六N+注入区和第三P+注入区，在第六N+注入区与第五N+注入区之间保持安全间距，在第三P+注入区与第六N+注入区之间保持安全间距；金属线与高掺杂注入区相连，部分金属用作连接线和器件的阳极与阴极，其中：第一P+注入区与第一金属1相连，第一N+注入区与第二金属1相连，第三N+注入区与第四金属1，第二P+注入区与第八金属1相连，第四N+注入区与第三金属1相连，第六N+注入区与第五金属1相连，第三P+注入区与第六金属1，第一多晶硅栅与第七金属1相连，第二多晶硅栅与第九金属1相连；第七金属1、第八金属1和第九金属1与连接线第十金属1相连；第一金属1、第二金属1和第三金属1与第十一金属1相连，从第十一金属1引出第一电极，用作器件的金属阳极；第四金属1、第五金属1和第六金属1与第十二金属1相连，从第十二金属1引出第二电极，用作器件的金属阴极。本专利技术的有益技术效果为：(1)本专利技术提供的保护器件中，当第一电极接高电位，第二电极接地时，由第一P+注入区、第一N阱、第二N+注入区、P阱和第三N+注入区构成正向泄放ESD或浪涌的SCR路径，当第一电极接地，第二电极接高电位时，由第三P+注入区、第二N阱、第五N+注入区、P阱和第四N+注入区构成反向泄放ESD或浪涌的SCR路径，器件在正向和反向电应力作用下，内部导通电流路径相同，且器件结构具有双向对称性，可提高芯片引脚间的单位面积ESD或抗浪涌能力。(2)本专利技术提供的保护器件中，当第一电极接高电位，第二电极接地时，由第二N+注入区、第一多晶硅栅以及其覆盖的第一薄栅氧化层和第三N+注入区构成正向辅助触发的NMOS，可降低器件的触发电压，当第一电极接地，第二电极接高电位时，由第五N+注入区、第二多晶硅栅以及其覆盖的第二薄栅氧化层和第四N+注入区构成反向辅助触发的NMOS，可降低器件的触发电压，并且，正向与反向辅助触发NMOS的栅均通过金属线连接到第二P+注入区，当器件受到电应力作用时，衬底漏电流可通过衬底电阻给辅助触发NMOS的栅提供弱电位，可促进器件快速开启。(3)本专利技术提供的保护器件中，由第三N+注入区、P阱、第二P+注入区和第四N+注入区构成NPN管，可在正向或反向ESD防护或抗浪涌中，可提高维持电压，降低闩锁风险。(4)本专利技术提供的保护器件中，当器件触发开启后，由第一P+注入区、第一N阱、第二N+注入区、P阱、第二N阱和第六N+注入区构成额外的正向泄放ESD或浪涌的SCR路径，由第三P+注入区、第二N阱、第五N+注入区、P阱、第一N阱和第一N+注入区构成额外的反向泄放ESD或浪涌的SCR路径，可增强器件的鲁棒性。(5)本专利技术技术方案可用于提高片上IC和电子产品系统的可靠性。附图说明图1是本专利技术实例器件的剖面结构图；图2是本专利技术实例器件的金属连线图；图3是本专利技术实例器件在正向电应力本文档来自技高网...

【技术保护点】
1.一种可用于瞬态电压抑制或ESD的保护器件，其特征在于：包括SCR、NMOS和金属线，所述SCR、NMOS包括P衬底(100)、第一N阱(101)、第二N阱(103)、P阱(102)、第一P+注入区(104)、第二P+注入区(108)、第三P+注入区(112)、第一N+注入区(105)、第二N+注入区(106)、第三N+注入区(107)、第四N+注入区(109)、第五N+注入区(110)、第六N+注入区(111)、第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)、第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)；/n其中，在P衬底(100)上制备第一N阱(101)、P阱(102)和第二N阱(103)，P衬底(101)的左侧边缘与第一N阱(101)的左侧边缘相连，第一N阱(101)的右侧与P阱(103)的左侧相连，P阱(103)的右侧与第二N阱(103)的左侧相连，第二N阱(103)的右侧边缘与P衬底(100)的右侧边缘相连；/n在第一N阱(101)的表面区域依次设有第一P+注入区(104)和第一N+注入区(105)，在第一P+注入区(104)与第一N阱(101)左侧边缘之间保持安全间距，在第一N+注入区(105)与第一P+注入区(104)之间保持安全间距，在第一N阱(101)与P阱(102)相连的表面区域，设有第二N+注入区(106)，且在第二N+注入区(106)的左侧与第一N+注入区(105)之间设有安全间距；/n在P阱(102)的表面区域依次设有第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)、第三N+注入区(107)、第二P+注入区(108)、第四N+注入区(109)和第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)，第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)的左侧边缘与第二N+注入区(106)的右侧边缘相连，第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)的右侧与第三N+注入区(107)的左侧边缘相连，在第二P+注入区(108)与第三N+注入区(107)之间保持安全间距，在第四N+注入区(109)与第二P+注入区(108)之间保持安全间距，第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)的左侧与第四N+注入区(109)的右侧相连，在P阱(102)与第二N阱(103)相连的表面区域，设有第五N+注入区(110)，且第五N+注入区(110)的左侧与第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)的右侧相连；/n在第二N阱(103)的表面区域依次设有第六N+注入区(111)和第三P+注入区(112)，在第六N+注入区(111)与第五N+注入区(110)之间保持安全间距，在第三P+注入区(112)与第六N+注入区(111)之间保持安全间距；/n所述金属线与高掺杂注入区相连，部分金属用作连接线和器件的阳极与阴极，其中：第一P+注入区(104)与第一金属1(201)相连，第一N+注入区(105)与第二金属1(202)相连，第三N+注入区(107)与第四金属1(204)，第二P+注入区(108)与第八金属1(208)相连，第四N+注入区(109)与第三金属1(203)相连，第六N+注入区(111)与第五金属1(205)相连，第三P+注入区(112)与第六金属1(206)，第一多晶硅栅(114)与第七金属1(207)相连，第二多晶硅栅(116)与第九金属1(209)相连；/n第七金属1(207)、第八金属1(208)和第九金属1(209)与连接线第十金属1(210)相连；/n第一金属1(201)、第二金属1(202)和第三金属1(203)与第十一金属1(211)相连，从第十一金属1(211)引出第一电极(301)，用作器件的金属阳极；/n第四金属1(204)、第五金属1(205)和第六金属1(206)与第十二金属1(212)相连，从第十二金属1(212)引出第二电极(302)，用作器件的金属阴极。/n...

【技术特征摘要】
1.一种可用于瞬态电压抑制或ESD的保护器件，其特征在于：包括SCR、NMOS和金属线，所述SCR、NMOS包括P衬底(100)、第一N阱(101)、第二N阱(103)、P阱(102)、第一P+注入区(104)、第二P+注入区(108)、第三P+注入区(112)、第一N+注入区(105)、第二N+注入区(106)、第三N+注入区(107)、第四N+注入区(109)、第五N+注入区(110)、第六N+注入区(111)、第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)、第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)；
其中，在P衬底(100)上制备第一N阱(101)、P阱(102)和第二N阱(103)，P衬底(101)的左侧边缘与第一N阱(101)的左侧边缘相连，第一N阱(101)的右侧与P阱(103)的左侧相连，P阱(103)的右侧与第二N阱(103)的左侧相连，第二N阱(103)的右侧边缘与P衬底(100)的右侧边缘相连；
在第一N阱(101)的表面区域依次设有第一P+注入区(104)和第一N+注入区(105)，在第一P+注入区(104)与第一N阱(101)左侧边缘之间保持安全间距，在第一N+注入区(105)与第一P+注入区(104)之间保持安全间距，在第一N阱(101)与P阱(102)相连的表面区域，设有第二N+注入区(106)，且在第二N+注入区(106)的左侧与第一N+注入区(105)之间设有安全间距；
在P阱(102)的表面区域依次设有第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)、第三N+注入区(107)、第二P+注入区(108)、第四N+注入区(109)和第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)，第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)的左侧边缘与第二N+注入区(106)的右侧边缘相连，第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)的右侧与第三N+注入区(107)的左侧边缘相连，在第二P+注入区(108)与第三N+注入区(107)之间保持安全间距，在第四N+注入区(109)与第二P+注入区(108)之间保持安全间距，第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)的左侧与第四N+注入区(109)的右侧相连，在P阱(102)与第二N阱(103)相连的表面区域，设有第五N+注入区(110)，且第五N+注入区(110)的左侧与第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)的右侧相连；
在第二N阱(103)的表面区域依次设有第六N+注入区(111)和第三P+注入区(112)，在第六N+注入区(111)与第五N+注入区(110)之间保持安全间距，在第三P+注入区(112)与第六N+注入区(111)之间保持安全间距；
所述金属线与高掺杂注入区相连，部分金属用作连接线和器件的阳极与阴极，其中：第一P+注入区(104)与第一金属1(201)相连，第一N+注入区(105)与第二金属1(202)相连，第三N+注入区(107)与第四金属1(204)，第二P+注入区(108)与第八金属1(208)相连，第四N+注入区(109)与第三金属1(203)相连，第六N+注入区(111)与第五金属1(205)相连，第三P+注入区(112)与第六金属1(206)，第一多晶硅栅(114)与第七金属1(207)相连，第二多晶硅栅(116)与第九金属1(209)相连；
第七金属1(207)、第八金属1(208)和第九金属1(209)与连接线第十金属1(210)相连；
第一金属1(201)、第二金属1(202)和第三金属1(203)与第十一金属1(211)相连，从第十一金属1(211)引出第一电极(301)，用作器件的金属阳极；
第四金属1(204)、第五金属1(205)和第六金属1(206)与第十二金属1(212)相连，从第十二金属1(212)引出第二电极(302)，用作器件的金属阴极。


2.根据权利要求1所述的一种可用于瞬态电压抑制或ESD的保护器件，其特征在于：当第一电极(301)接高电位，第二电极(302)接地时，由第一P+注入区(104)、第一N阱(101)、第二N+注入区(106)、P阱(102)和第三N+注入区(107)构成正向泄放ESD或浪涌的SCR路径，当第一电极(301)接地，第二电极(302)接高电位时，由第三P+注入区(112)、第二N阱(103)、第五N+注入区(110)、P阱(102)和第四N+注入区(109)构成反向泄放ESD或浪涌的SCR路径，器件在正向和反向电应力作用下，内部导通电流路径相同，且器件结构具有双向对称性，可提高芯片引脚间的单位面积ESD或抗浪涌能力。


3.根据权利要求1所述的一种可用于瞬态电压抑制或ESD的保护器件，其特征在于：当第一电极(301)接高电位，第二电极(302)接地时，由第二N+注入区(106)、第一多晶硅栅(114)以及其覆盖的第一薄栅氧化层(113)和第三N+注入区(107)构成正向辅助触发的NMOS，可降低器件的触发电压，当第一电极(301)接地，第二电极(302)接高电位时，由第五N+注入区(110)、第二多晶硅栅(116)以及其覆盖的第二薄栅氧化层(115)和第四N+注入区(109)构成反向辅助触发的NMOS，可降低器件的触发电压，并且，正向与反向辅助触发NMOS的栅均通过金属线连接到第二P+注入区(108)，当器件受到电应力作用时，衬底漏电流可通过衬底电阻给辅助触发NMOS的栅提供弱电位，可促进器件快速开启。
...

【专利技术属性】
技术研发人员：梁海莲，许强，顾晓峰，
申请(专利权)人：江南大学，
类型：发明
国别省市：江苏;32