一种叠层片式压敏电阻制造技术

本发明专利技术公开了一种叠层片式压敏电阻，包括上基板、下基板和端电极，还包括设置在所述上基板和所述下基板之间的多个压敏电阻单元，其中多个所述压敏电阻单元中至少有两个所述压敏电阻单元是采用串联结构，多个所述压敏单元通过引出电极连接至所述端电极。本发明专利技术提出的叠层片式压敏电阻，可以将叠层片式压敏电阻的电容值制作到超低的水平，或保持一定的电容值而大幅提升叠层片式压敏电阻承受浪涌电流冲击的能力，有效的扩大了叠层片式压敏电阻在线路中做ESD防护或浪涌防护的应用范围。

Laminated chip varistor

The invention discloses a multilayer chip varistor, including upper and lower substrates and end electrodes also includes a plurality of varistor unit is arranged between the upper substrate and the lower substrate, wherein a plurality of the varistor element in at least two of the varistor element is the use of single a serial structure, a plurality of the pressure sensitive unit is connected to the terminal electrode through the extraction electrode. Multilayer chip varistor provided by the invention, the capacitor multilayer chip varistor production value to super low level, or to maintain a certain capacitance value and greatly enhance the ability of multilayer chip varistors to withstand the impact of surge current, the effective expansion of the multilayer chip varistor do the application scope of ESD or surge protection the door in the line.

【技术实现步骤摘要】

本专利技术涉及压敏电阻，尤其涉及一种叠层片式压敏电阻。
技术介绍
现有的叠层片式压敏电阻内电极设计结构为平行板电容器结构设计，即内部压敏电阻单元以并联的方式进行排布。但受压敏电阻瓷体材料介电常数的影响，压敏电阻的电容值难以做到超低的水平。同时，以同样的瓷体材料为基础，若要提升压敏电阻承受浪涌电流冲击的能力，需要增加压敏电阻内部单元的并联数量，这样同时也增加了压敏电阻的电容值，又不符合一些线路对叠层片式压敏电阻具有低电容的要求。
技术实现思路
为弥补现有技术的不足，本专利技术提出一种叠层片式压敏电阻，可以将叠层片式压敏电阻的电容值制作到超低的水平，或保持一定的电容值而大幅提升叠层片式压敏电阻承受浪涌电流冲击的能力，有效的扩大了叠层片式压敏电阻在线路中做ESD防护或浪涌防护的应用范围。为达到上述目的，本专利技术采用以下技术方案：本专利技术公开了一种叠层片式压敏电阻，包括上基板、下基板和端电极，还包括设置在所述上基板和所述下基板之间的多个压敏电阻单元，其中多个所述压敏电阻单元中至少有两个所述压敏电阻单元是采用串联结构，多个所述压敏单元通过引出电极连接至所述端电极。优选地，多个所述压敏电阻单元都是串联结构。进一步地，所述压敏电阻单元的数量为2～3个。进一步地，所述压敏电阻单元采用介电常数为10～100，电位梯度为1000～1800V/mm的瓷体材料。更进一步地，所述压敏电阻单元采用介电常数为30～80，电位梯度为1200～1600V/mm的瓷体材料。优选地，多个所述压敏电阻单元是串并联复合结构。进一步地，所述压敏电阻单元排布的列数为2～3列。进一步地，所述压敏电阻单元采用介电常数为150～380，电位梯度为200～300V/mm的瓷体材料。更进一步地，所述压敏电阻单元采用介电常数为180～300，电位梯度为220～290V/mm的瓷体材料。优选地，多个所述压敏电阻单元的压敏电压和电容值都相等。与现有技术相比，本专利技术的有益效果在于：按照本专利技术制作的叠层片式压敏电阻可以将叠层片式压敏电阻的电容值制作到较低的水平，满足高速信号传输线路做ESD防护时对压敏电阻低电容量的要求；或者在保持一定的电容值的条件下，可以大幅提升叠层片式压敏电阻承受浪涌电流冲击的能力；从而扩大了叠层片式压敏电阻在ESD防护和浪涌防护领域的应用范围。在进一步的方案中，结合本专利技术的叠层片式压敏电阻的结构和采用特定参数的瓷体材料，可以进一步降低叠层片式压敏电阻的静态电容值，满足更高速信号传输线路做ESD防护时对压敏电阻超低电容量的要求，或者在保持一定的电容值的条件下，能够进一步提高叠层片式压敏电阻承受浪涌电流冲击的能力。附图说明图1是本专利技术一种实施例的叠层片式压敏电阻结构示意图；图2是本专利技术另一种实施例的叠层片式压敏电阻结构示意图；图3是本专利技术对比例一的叠层片式压敏电阻结构示意图；图4是本专利技术实例一和实例二的叠层片式压敏电阻结构示意图；图5是本专利技术对比例二的叠层片式压敏电阻结构示意图；图6是本专利技术实例三和实例四的叠层片式压敏电阻结构示意图。具体实施方式下面对照附图并结合优选的实施方式对本专利技术作进一步说明。本专利技术提供了一种叠层片式压敏电阻，包括上基板10、下基板20、端电极30和设置在上基板10和下基板20之间的多个压敏电阻单元V1、V2、V3……Vn，该多个压敏电阻单元中至少有两个是采用串联结构的，并通过引出电极连接至端电极形成具有电性能的叠层片式压敏电阻。在一些实施例中，该多个压敏电阻单元V1、V2、V3……Vn的压敏电压U1、U2、U3……Un相等，即U1＝U2＝U3……＝Un；同时，对应的电容值C1、C2、C3……Cn也相等，即C1＝C2＝C3……＝Cn；从而避免因为多个压敏电阻单元相互之间有较大的差异，而引起的叠层片式压敏电阻在工作时各压敏电阻单元的电场分布不均匀，而可能进一步引起性能波动偏差较大，降低防护效果和叠层片式压敏电阻的使用寿命。如图1所示，多个压敏电阻单元V1、V2、V3……Vn都是串联结构，在一些实施例中，压敏电阻单元的数量为2～3个，避免了因压敏电阻单元个数过大导致的叠层片式压敏电阻工作时内部感应电场偏大，而进一步影响到实际电场分布，压敏电压值偏大而不利于压敏电阻对线路的防护效果；进一步压敏电阻单元采用介电常数为10～100，电位梯度为1000～1800V/mm的瓷体材料，更进一步压敏电阻单元采用介电常数为30～80，电位梯度为1200～1600V/mm的瓷体材料。如图2所示，多个压敏电阻单元V1、V2、V3……Vn是串并联复合结构，在一些实施例中，压敏电阻单元排布的列数为2～3列，避免了因为压敏电阻列数过多可能导致的叠层片式压敏电阻工作时内部感应电场偏大，而进一步影响到实际电场分布，压敏电压值偏大而不利于压敏电阻对线路的防护效果且增加了工艺制作难度；进一步压敏电阻单元采用介电常数为150～380，电位梯度为200～300V/mm的瓷体材料，更进一步压敏电阻单元采用介电常数为180～300，电位梯度为220～290V/mm的瓷体材料。下面结合具体对比例和具体实例对本专利技术的叠层片式压敏电阻进行说明。对比例一：如图3所示，叠层片式压敏电阻包含了压敏电阻单元V1、V2，且压敏电阻单元V1、V2之间形成并联结构，压敏电阻单元V1、V2采用介电常数为520，电位梯度为610V/mm的瓷体材料，且使压敏电阻的压敏电压设计满足如下要求，电容尽可能选择最小值，具体如下：压敏电压设计：U1＝U2＝120V。电容值设计：C1＝C2＝2.5pF。由于2个压敏电阻单元为并联结构，可知：即U总＝U1＝U2＝120V。C总＝C1+C2＝5pF。实例一：如图4所示，叠层片式压敏电阻包含了压敏电阻单元V1、V2，且压敏电阻单元V1、V2之间形成串联结构，压敏电阻单元V1、V2采用介电常数为520，电位梯度为610V/mm的瓷体材料，且使压敏电阻总的压敏电压设计与对比例一一致，电容尽可能选择最小值，具体如下：压敏电压设计：U1＝U2＝60V。电容值设计：C1＝C2＝5pF，由于2个压敏电阻单元为串联结构，可知：U总＝U1+U2＝120V。1/C总＝1/C1+1/C2，即C总＝C1/2＝2.5pF。实例二：如图4所示，叠层片式压敏电阻包含了压敏电阻单元V1、V2，且压敏电阻单元本文档来自技高网...

【技术保护点】
一种叠层片式压敏电阻，包括上基板、下基板和端电极，其特征在于，还包括设置在所述上基板和所述下基板之间的多个压敏电阻单元，其中多个所述压敏电阻单元中至少有两个所述压敏电阻单元是采用串联结构，多个所述压敏单元通过引出电极连接至所述端电极。

【技术特征摘要】
1.一种叠层片式压敏电阻，包括上基板、下基板和端电极，其特征在于，
还包括设置在所述上基板和所述下基板之间的多个压敏电阻单元，其中多个所述
压敏电阻单元中至少有两个所述压敏电阻单元是采用串联结构，多个所述压敏单
元通过引出电极连接至所述端电极。
2.根据权利要求1所述的叠层片式压敏电阻，其特征在于，多个所述压敏
电阻单元都是串联结构。
3.根据权利要求2所述的叠层片式压敏电阻，其特征在于，所述压敏电阻
单元的数量为2～3个。
4.根据权利要求2所述的叠层片式压敏电阻，其特征在于，所述压敏电阻
单元采用介电常数为10～100，电位梯度为1000～1800V/mm的瓷体材料。
5.根据权利要求4所述的叠层片式压敏电阻，其特征在于，所述压敏电阻
单元采用介电常数为3...

【专利技术属性】
技术研发人员：姚斌，王清华，贾广平，冯志刚，苏财能，
申请(专利权)人：深圳顺络电子股份有限公司，
类型：发明
国别省市：广东;44