集成压敏电阻制造技术

本发明专利技术公开了一种集成压敏电阻，涉及电子元器件技术领域。所述电阻包括压敏电阻集成芯片，所述压敏电阻集成芯片包括两颗以上的压敏电阻芯片，所述的两颗以上的压敏电阻芯片从上到下或从左到右排列，所述压敏电阻集成芯片的上、下侧或左、右侧以及压敏电阻集成芯片中每两个压敏电阻芯片之间各焊接有一个电极，所有的电极的自由端位于所述集成压敏电阻的下侧，所述集成压敏电阻的外侧设有保护层，所述保护层将整个所述压敏电阻集成芯片以及部分电极包裹，使所述电极的自由端裸露在外。所述电阻具有体积小、制作工艺简单、使用方便的优点。

【技术实现步骤摘要】

本专利技术涉及压敏电阻
，尤其涉及一种体积小的集成压敏电阻。
技术介绍
传统的电路元件，压敏电阻为单颗压敏芯片，多路保护电路中需用到多颗压敏电阻，多颗单芯片的压敏电阻占用空间大，增大整个电路的体积，每颗压敏电阻需重复插件焊接，同时增大了电路焊接的电气风险。
技术实现思路
本专利技术所要解决的技术问题是如何提供一种体积小、插件焊接次数少以及生产效率高的集成压敏电阻。为解决上述技术问题，本专利技术所采取的技术方案是：一种集成压敏电阻，其特征在于：包括压敏电阻集成芯片，所述压敏电阻集成芯片包括两颗以上的压敏电阻芯片，所述的两颗以上的压敏电阻芯片从上到下或从左到右排列，所述压敏电阻集成芯片的上、下侧或左、右侧以及压敏电阻集成芯片中每两个压敏电阻芯片之间各焊接有一个电极，所有的电极的自由端位于所述集成压敏电阻的下侧，所述集成压敏电阻的外侧设有保护层，所述保护层将整个所述压敏电阻集成芯片以及部分电极包裹，使所述电极的自由端裸露在外。进一步的技术方案在于：所述压敏电阻集成芯片包括左、右排列的两颗压敏电阻芯片，所述压敏电阻集成芯片的左、右侧以及压敏电阻集成芯片中两颗压敏电阻芯片之间各焊接有一根针本文档来自技高网...

【技术保护点】
一种集成压敏电阻，其特征在于：包括压敏电阻集成芯片，所述压敏电阻集成芯片包括两颗以上的压敏电阻芯片（1），所述的两颗以上的压敏电阻芯片（1）从上到下或从左到右排列，所述压敏电阻集成芯片的上、下侧或左、右侧以及压敏电阻集成芯片中每两个压敏电阻芯片（1）之间各焊接有一个电极，所有的电极的自由端位于所述集成压敏电阻的下侧，所述集成压敏电阻的外侧设有保护层（2），所述保护层将整个所述压敏电阻集成芯片以及部分电极包裹，使所述电极的自由端裸露在外。

【技术特征摘要】
1.一种集成压敏电阻，其特征在于：包括压敏电阻集成芯片，所述压敏电阻集成芯片包括两颗以上的压敏电阻芯片（1），所述的两颗以上的压敏电阻芯片（1）从上到下或从左到右排列，所述压敏电阻集成芯片的上、下侧或左、右侧以及压敏电阻集成芯片中每两个压敏电阻芯片（1）之间各焊接有一个电极，所有的电极的自由端位于所述集成压敏电阻的下侧，所述集成压敏电阻的外侧设有保护层（2），所述保护层将整个所述压敏电阻集成芯片以及部分电极包裹，使所述电极的自由端裸露在外。2.如权利要求1所述的集成压敏电阻，其特征在于：所述压敏电阻集成芯片包括左、右排列的两颗压敏电阻芯片（1），所述压敏电阻集成芯片的左、右侧以及压敏电阻集成芯片中两颗压敏电阻芯片（1）之间各焊接有一根针式电极（3），所述针式电极（3）的下端为自由端，所述保护层（2）将整个所述压敏电阻集成芯片以及针式电极（3）的上端包裹，使每根针式电极（3）的自由端裸露在外。3.如权利要求1所述的集成压敏电阻，其特征在于：所述压敏电阻集成芯片包括左、右排列的三颗压敏电阻芯片（1），所述压敏电阻集成芯片的左、右侧以及压敏电阻集成芯片中每两颗压敏电阻芯片（1）之间各焊接有一根针式电极（3），所述针式电极（3）的下端为自由端，所述保护层（2）将整个所述压敏电阻集成芯片以及针式电极（3）的上端包裹，使每根针式电极（3）的自由端裸露在外。4.如权利要求1所述的集成压敏电阻，其特征在于：所述压敏电阻集成芯片包括上、下排列的两颗...

【专利技术属性】
技术研发人员：周全，周云福，
申请(专利权)人：广东百圳君耀电子有限公司，
类型：发明
国别省市：广东;44