VDMOS器件ESD保护结构及其制作工艺制造技术

本发明专利技术涉及半导体制作技术领域，具体涉及一种VDMOS器件ESD保护结构及其制作工艺。其中制作工艺包括提供第一导电类型外延片，在所述第一导电类型外延片上制作多晶硅；在所述多晶硅上涂覆光刻胶；在所述多晶硅的边缘，靠近其他有源区位置处，形成ESD保护区；进行光刻工艺，保留所述ESD保护区位置处的光刻胶；轻掺杂注入第一导电类型离子；去除所述光刻胶；刻蚀所述多晶硅，形成栅极结构；重掺杂注入第一导电类型离子，在所述ESD保护区位置处形成多个相间隔的阴极区域；重掺杂第二导电类型离子，在所述ESD保护区位置处形成多个相间隔的阳极区域。其中ESD保护结构为通过上述工艺制作而成的结构。本发明专利技术结构和制作工艺简单，能够节约成本。

ESD protection structure of VDMOS device and its fabrication process

【技术实现步骤摘要】
VDMOS器件ESD保护结构及其制作工艺
本专利技术涉及半导体制作
，具体涉及一种垂直双扩散金属氧化物半导体场效应晶体管（VerticalDouble-diffusedMetalOxideSemicon，VDMOS）器件静电释放(ElectroStaticDischarge，ESD)保护结构及其制作工艺。
技术介绍
静电释放(ElectroStaticDischarge，ESD)会对集成电路造成致命的威胁，很大程度上，集成电路的失效是由静电释放引起的。由于ESD情况在许多工作环境中都很常见，很多半导体器件配备了独立的ESD保护系统，所述ESD保护系统可以与主功能电路分立，也可以与主功能电路结合在一起。相关技术中，用于保护器件的栅极免受ESD电压破坏，提高器件的抗ESD的能力的方法是在栅极-源极间增加不同组数的齐纳二极管。然而相关技术中，在增加ESD保护结构时为了避免多晶掺杂工艺对齐纳二极管的影响，需要增加氧化过程形成阻挡层，以及还需要另外的掩膜和光刻步骤，增加了制造的复杂性以及器件的成本。申请内容为了解决现有技术中存在的不足，本专利技术提供一种VDMOS器件ESD保护结构及其制作工艺，结构和制作工艺简单，能够节约成本。根据本专利技术提供的技术方案，作为本专利技术的第一方面，提供一种VDMOS器件ESD保护结构的制作工艺，包括以下步骤：提供第一导电类型外延片，在所述第一导电类型外延片上制作多晶硅；在所述多晶硅上涂覆光刻胶；在所述多晶硅的边缘，靠近其他有源区位置处，形成ESD保护区；进行光刻工艺，保留所述ESD保护区位置处的光刻胶；轻掺杂注入第一导电类型离子；去除所述光刻胶；刻蚀所述多晶硅，形成栅极结构；重掺杂注入第一导电类型离子，在所述ESD保护区位置处形成多个相间隔的阴极区域；重掺杂第二导电类型离子，在所述ESD保护区位置处形成多个相间隔的阳极区域。可选的，所述提供第一导电类型外延片，在所述第一导电类型外延片上制作多晶硅，包括：提供第一导电类型衬底；在所述第一导电类型衬底上，依次制作第一导电类型外延层和场氧化层；光刻所述场氧化层，形成第二导电类型环图案；刻蚀所述第二导电类型环图案，暴露所述第二导电类型环图案下的第一导电类型外延层表面；注入第二导电类型杂质，在所述第一导电类型外延层中形成第二导电类型环；光刻刻蚀，暴露有源区；注入第一导电类型杂质，在第一导电类型外延层的所述有源区中，形成JFET区；制作栅氧层；在所述栅氧层上沉积多晶硅。可选的，在所述刻蚀所述多晶硅，形成栅极结构之后，在所述重掺杂注入第一导电类型离子之前还进行：掺入第二导电类型离子，在位于所述栅极结构两侧的有源区中形成第二导电类型体区；在所述第二导电类型体区中掺入第一导电类型离子，在位于所述栅极结构侧分别形成源极和漏极。可选的，所述第一导电类型为N型，所述第二导电类型为P型；或者所述第一导电类型为P型，所述第二导电类型为N型。作为本专利技术的第二方面，提供一种VDMOS器件ESD保护结构，所述VDMOS器件ESD保护结构包括：第一导电类型外延片，所述第一导电类型外延片上设有栅极结构，所述栅极结构包括多晶硅；ESD保护区，所述ESD保护区位于所述多晶硅的边缘，靠近其他有源区位置处；所述ESD保护区中形成多个阴极区域和多个阳极区域，所述阴极区域和阳极区域交替排布。可选的，所述第一导电类型外延片包括：依次层叠设置的第一导电类型衬底和第一导电类型外延层；所述第一导电类型外延层中形成JFET区，所述JFET区上设有所述栅极结构；位于所述栅极结构两侧的所述所述JFET区中形成源极和漏极。可选的，所述第一导电类型为N型，所述第二导电类型为P型。可选的，所述第一导电类型为P型，所述第二导电类型为N型。从以上所述可以看出，本专利技术提供的VDMOS器件ESD保护结构及其制作工艺，与现有技术相比具备以下优点：为了提高VDMOS器件抗ESD的能力，在VDMOS器件上设置ESD保护结构，在申请进行N-注入，即轻掺杂注入N型离子步骤，代替多晶掺杂工艺，能够提高工艺兼容性，保证多晶硅掺杂浓度的同时，形成ESD保护结构仅需增加一层光刻即可，从而简化工艺流程减少工艺流片时间，降低成本。在所述ESD保护区位于所述多晶硅的边缘，靠近其他有源区位置处形成ESD保护区，所述ESD保护区中形成交替排布的阴极区域和阳极区域420，从而能够较高性能的地提高VDMOS器件抗ESD效果，良好的保护器件。附图说明为了更清楚地说明本专利技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例和实施方式中N型外延片的结构示意图。图2为本专利技术第一方面S1步骤完成后的结构示意图。图3为本专利技术第一方面S2步骤完成后的结构示意图。图4为本专利技术第一方面S5步骤完成后的结构示意图。图5为图4中400部分（ESD保护区）的放大结构示意图。图6为本专利技术第一方面S7步骤完成后的结构示意图。图7为图6中400部分（ESD保护区）的放大结构示意图。图8和图9为本专利技术实施例中400部分（ESD保护区）进行S8步骤的结构示意图。图10为本专利技术实施例中400部分（ESD保护区）进行S9步骤的结构示意图。图11为本专利技术第一方面S12步骤完成后的结构示意图。图12为本专利技术第一方面S13步骤完成后的结构示意图。图13为本专利技术第一方面S15步骤完成后的结构示意图。图14为本专利技术第一方面S17步骤完成后的结构示意图。100.第一导电类型外延片，110.第一导电类型衬底，120.第一导电类型外延层，130.场氧化层，140.第二导电类型环，150.JFET区，160.栅氧层，200.多晶硅，300.光刻胶，400.ESD保护区，410.阴极区域，420.阳极区域，500.栅极结构。具体实施方式下面将结合附图，对本专利技术中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本专利技术保护的范围。在本专利技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制本文档来自技高网...

【技术保护点】
1.一种VDMOS器件ESD保护结构的制作工艺，其特征在于，包括以下步骤：/n提供第一导电类型外延片（100），在所述第一导电类型外延片（100）上制作多晶硅（200）；/n在所述多晶硅（200）上涂覆光刻胶（300）；/n在所述多晶硅（200）的边缘，靠近其他有源区位置处，形成ESD保护区（400）；/n进行光刻工艺，保留所述ESD保护区（400）位置处的光刻胶（300）；/n轻掺杂注入第一导电类型离子；/n去除所述光刻胶（300）；/n刻蚀所述多晶硅（200），形成栅极结构（500）；/n重掺杂注入第一导电类型离子，在所述ESD保护区（400）位置处形成多个相间隔的阴极区域（410）；/n重掺杂第二导电类型离子，在所述ESD保护区（400）位置处形成多个相间隔的阳极区域（420）。/n

【技术特征摘要】
1.一种VDMOS器件ESD保护结构的制作工艺，其特征在于，包括以下步骤：
提供第一导电类型外延片（100），在所述第一导电类型外延片（100）上制作多晶硅（200）；
在所述多晶硅（200）上涂覆光刻胶（300）；
在所述多晶硅（200）的边缘，靠近其他有源区位置处，形成ESD保护区（400）；
进行光刻工艺，保留所述ESD保护区（400）位置处的光刻胶（300）；
轻掺杂注入第一导电类型离子；
去除所述光刻胶（300）；
刻蚀所述多晶硅（200），形成栅极结构（500）；
重掺杂注入第一导电类型离子，在所述ESD保护区（400）位置处形成多个相间隔的阴极区域（410）；
重掺杂第二导电类型离子，在所述ESD保护区（400）位置处形成多个相间隔的阳极区域（420）。


2.如权利要求1所述的VDMOS器件ESD保护结构的制作工艺，其特征在于，所述提供第一导电类型外延片（100），在所述第一导电类型外延片（100）上制作多晶硅（200），包括：
提供第一导电类型衬底（110）；
在所述第一导电类型衬底（110）上，依次制作第一导电类型外延层（120）和场氧化层（130）；
光刻所述场氧化层（130），形成第二导电类型环（140）图案；
刻蚀所述第二导电类型环（140）图案，暴露所述第二导电类型环（140）图案下的第一导电类型外延层（120）表面；
注入第二导电类型杂质，在所述第一导电类型外延层（120）中形成第二导电类型环（140）；
光刻刻蚀，暴露有源区；
注入第一导电类型杂质，在第一导电类型外延层（120）的所述有源区中，形成JFET区（150）；
制作栅氧层（160）；
在所述栅氧层（160）上沉积多晶硅（200）。


3.如权利要求1所述的VDMOS器件ESD保护结构的制作工艺，其特征在于，在所...

【专利技术属性】
技术研发人员：张倩，张海涛，
申请(专利权)人：无锡紫光微电子有限公司，
类型：发明
国别省市：江苏;32