集成CDSC和隔离NMOS的超结MOSFET器件制造技术

本实用新型专利技术涉及一种集成CDSC和隔离NMOS的超结MOSFET器件，包括在N型衬底、N型外延层、P型柱、第一P型体区、第一N型源区、第一绝缘介质层、第一源极金属、第一栅极导电多晶硅、第二P型体区、P型环、第二栅极氧化层、P型衬底、第二N型源区、P型接触区、第二源极金属、漏极金属、第二绝缘介质层与第二栅极导电多晶硅；N型衬底引出作为漏极；第一栅极导电多晶硅与第二栅极导电多晶硅引出作为栅极，第一源极金属与第二源极金属相连，肖特基金属与漏极金属相连并引出作为源极。本实用新型专利技术提升了器件反向恢复特性，降低了器件反向恢复损耗，改善了器件开通损耗，使得器件应用更可靠。使得器件应用更可靠。使得器件应用更可靠。

【技术实现步骤摘要】
集成CDSC和隔离NMOS的超结MOSFET器件


[0001]本技术属于微电子
，具体地说是一种集成CDSC（元胞分布式肖特基接触）和隔离NMOS的超结MOSFET器件。

技术介绍

[0002]目前，对于低功耗和高开关频率的应用，超结MOSFET器件因其较低的导通电阻RDOSN而成为最具吸引力的候选器件。传统的超结MOSFET器件如图1所示，在N型衬底1上设有N型外延层2，在N型外延层2内设有P型柱3，在P型柱3的顶部设有第一P型体区41，在第一P型体区41的正面内设有第一N型源区42，在第一N型源区42的正面上方设有第一绝缘介质层43与第一源极金属44，在第一绝缘介质层43内设有第一栅极导电多晶硅45；所述第一源极金属44引出作为源极（Source），第一栅极导电多晶硅45引出作为栅极（Gate），N型衬底1引出作为漏极（Drain）。然而，它们的固有体二极管通常存在反向恢复特性较差问题。

技术实现思路

[0003]本技术的目的是克服现有技术中存在的不足，提供一种可以提升反向恢复特性、降低反向恢复损耗、改善开通损耗并使得应用更可靠的集成CDSC和隔离NMOS的超结MOSFET器件。
[0004]按照本技术提供的技术方案，所述集成CDSC和隔离NMOS的超结MOSFET器件，在N型衬底上设有N型外延层，在N型外延层内设有P型柱，在部分P型柱的顶部设有第一P型体区，在其余P型柱的顶部设有第二P型体区，第二P型体区与第一P型体区呈间隔设置，所述N型衬底引出作为漏极；
[0005]在第一P型体区的正面内设有第一N型源区，在第一P型体区的正面上方设有第一绝缘介质层与第一源极金属，在第一绝缘介质层内设有第一栅极导电多晶硅；
[0006]在第二P型体区的正面内设有P型环，在位于P型环内侧的第二P型体区的正面内设有环形沟槽并在该环形沟槽内设有第二栅极氧化层，在位于第二栅极氧化层内侧的第二P型体区的正面内设有P型衬底，在P型衬底的正面内设有第二N型源区以及P型接触区，在对应P型环以及P型接触区位置的第二P型体区的正面上方第二源极金属，在P型衬底的正面上方设有漏极金属与第二绝缘介质层，在第二绝缘介质层的内部设有第二栅极导电多晶硅；
[0007]在第一P型体区与第二P型体区之间的N型外延层的正面上方设有肖特基金属；
[0008]所述第一栅极导电多晶硅与第二栅极导电多晶硅引出作为栅极，第一源极金属与第二源极金属相连，肖特基金属与漏极金属相连并引出作为源极。
[0009]作为优选，所述第一源极金属部分覆盖第一N型源区。
[0010]作为优选，所述漏极金属覆盖部分第二N型源区，第二绝缘介质层覆盖部分第二N型源区。
[0011]作为优选，所述P型环以及P型接触区的P型离子注入浓度大于P型衬底的P型离子注入浓度，P型环以及P型接触区的P型离子注入浓度大于第一P型体区、第二P型体区以及P
型柱的P型离子注入浓度。
[0012]作为优选，所述第一N型源区、第二N型源区以及N型衬底的N型离子注入浓度大于N型外延层的N型离子注入浓度。
[0013]本技术提升了器件反向恢复特性，降低了器件反向恢复损耗，改善了器件开通损耗，使得器件应用更可靠。
附图说明
[0014]图1是传统超结MOSFET器件的结构示意图。
[0015]图2是本技术的结构示意图。
[0016]图3是图2中集成NMOS的局部放大示意图。
具体实施方式
[0017]下面结合具体实施例对本技术作进一步说明。
[0018]本技术的集成CDSC和隔离NMOS的超结MOSFET器件，如图2、图3所示，在N型衬底1上设有N型外延层2，在N型外延层2内设有P型柱3，在部分P型柱3的顶部设有第一P型体区41，在其余P型柱3的顶部设有第二P型体区51，第二P型体区51与第一P型体区41呈间隔设置，所述N型衬底1引出作为漏极（Drain）；
[0019]在第一P型体区41的正面内设有第一N型源区42，在第一P型体区41的正面上方设有第一绝缘介质层43与第一源极金属44，在第一绝缘介质层43内设有第一栅极导电多晶硅45；
[0020]在第二P型体区51的正面内设有P型环52，在位于P型环52内侧的第二P型体区51的正面内设有环形沟槽并在该环形沟槽内设有第二栅极氧化层53，在位于第二栅极氧化层53内侧的第二P型体区51的正面内设有P型衬底54，在P型衬底54的正面内设有第二N型源区55以及P型接触区56，在对应P型环52以及P型接触区56位置的第二P型体区51的正面上方第二源极金属57，在P型衬底54的正面上方设有漏极金属58与第二绝缘介质层59，在第二绝缘介质层59的内部设有第二栅极导电多晶硅60；
[0021]在第一P型体区41与第二P型体区51之间的N型外延层2的正面上方设有肖特基金属7；
[0022]所述第一栅极导电多晶硅45与第二栅极导电多晶硅60引出作为栅极（Gate），第一源极金属44与第二源极金属57相连，肖特基金属7与漏极金属58相连并引出作为源极（Source）。
[0023]所述第一源极金属44部分覆盖第一N型源区42。
[0024]所述漏极金属58覆盖部分第二N型源区55，第二绝缘介质层59覆盖部分第二N型源区55。
[0025]所述P型环52以及P型接触区56的P型离子注入浓度大于P型衬底54的P型离子注入浓度，P型环52以及P型接触区56的P型离子注入浓度大于第一P型体区41、第二P型体区51以及P型柱3的P型离子注入浓度。
[0026]所述第一N型源区42、第二N型源区55以及N型衬底1的N型离子注入浓度大于N型外延层2的N型离子注入浓度。
[0027]本技术在超结器件（SJ
‑
VDMOS）的体区集成了一个隔离的横向NMOS结构。其中Lsc为肖特基接触长度，Lcp为单元间距，肖特基接触面积比定义为K（K=Lsc/Lcp）。
[0028]在续流IF=0.85A，K=19.8%时，本技术器件的反向恢复时间TRR有很大的改善。与传统CDSC结构相比，本技术的器件结构可以在高中频下获得更高的抑制比。
[0029]在续流IF=3.2A，K=19.8%时，与传统结构相比，本技术器件的体二极管的反向恢复电荷Qrr显著降低了97.1%，而传统CDSC结构仅降低了63.2%。在传统CDSC结构中，体二极管的反向恢复电荷Qrr随K的增加而减小，然而，在本技术的器件结构中，体二极管的反向恢复电荷Qrr几乎不随K的增加而改变。随着K的增加，传统CDSC和本技术器件的漏电流和导通电阻都增加，本技术肖特基接触结构的击穿电压不会降低，因为N型外延层2可以被相邻的P型柱3快速挤压，从而为肖特基接触提供静电屏蔽。
[0030]在K=39.6%时，本技术中肖特基接触结构的漏电流比传统结构大将近两个数量级。本技术结本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成CDSC和隔离NMOS的超结MOSFET器件，其特征是：在N型衬底（1）上设有N型外延层（2），在N型外延层（2）内设有P型柱（3），在部分P型柱（3）的顶部设有第一P型体区（41），在其余P型柱（3）的顶部设有第二P型体区（51），第二P型体区（51）与第一P型体区（41）呈间隔设置，所述N型衬底（1）引出作为漏极；在第一P型体区（41）的正面内设有第一N型源区（42），在第一P型体区（41）的正面上方设有第一绝缘介质层（43）与第一源极金属（44），在第一绝缘介质层（43）内设有第一栅极导电多晶硅（45）；在第二P型体区（51）的正面内设有P型环（52），在位于P型环（52）内侧的第二P型体区（51）的正面内设有环形沟槽并在该环形沟槽内设有第二栅极氧化层（53），在位于第二栅极氧化层（53）内侧的第二P型体区（51）的正面内设有P型衬底（54），在P型衬底（54）的正面内设有第二N型源区（55）以及P型接触区（56）...

【专利技术属性】
技术研发人员：姜鹏，
申请(专利权)人：无锡紫光微电子有限公司，
类型：新型
国别省市：