一种提升多次外延超结品质因数的器件的制作方法技术

本发明专利技术涉及一种提升多次外延超结品质因数的器件的制作方法

【技术实现步骤摘要】
一种提升多次外延超结品质因数的器件的制作方法


[0001]本专利技术涉及微电子
，尤其是指一种提升多次外延超结品质因数的器件的制作方法
。

技术介绍

[0002]传统功率
MOSFET
器件的导通电阻主要由漂移区的长度和掺杂浓度决定，漂移区的长度越小，导通电阻越小，漂移区的掺杂浓度越高，导通电阻越小
。
然而这两方面的改变会导致器件的击穿电压降低，因此导通电阻和击穿电压是矛盾关系或者折中关系，即导通电阻的降低受击穿电压的限制
。
[0003]现有平面型
Multi
‑
EPI
超结
MOSFET
由于
N
型外延层（
N
‑
EPI
）浓度的提高，器件总体导通电阻（
R
dson
）中外延电阻（
R
N
‑
EPI
）的占比已大幅下降，
JFET
电阻
R
JFET
（结型场效应晶体管的电阻）占比大幅提升，且对于功率器件的品质因数
FOM
（
Figure of Merit
，
FOM=R
dson
*Q
gd
）的提升需要从
R
dson
和
Q
gd
（栅
‑
漏电荷，
Gate
‑
Drain Charge
）两个方面来改善；对平面型超结而言，单纯缩短多晶硅（
Polysilicon
）宽度，虽然可以大幅降低
Q
gd
，但是也可能带来
R
JFET
大幅提高，从而使得
R
dson
大幅提高，工艺控制难度略大，易导致产品
R
dson
稳定性下降
。

技术实现思路

[0004]为此，本专利技术提供一种提升多次外延超结品质因数的器件的制作方法，通过此方法得到的器件使其栅极（
Gate
）从平面型变为沟槽型，可同时降低
R
dson
和
Q
gd
，有效改善器件品质因数
FOM。
[0005]为解决上述技术问题，本专利技术提供一种提升多次外延超结品质因数的器件的制作方法，所述器件包括若干个相互并联的超结器件单，所述超结器件单元的制作方法包括：提供第一导电类型硅衬底；在所述第一导电类型衬底表面制作第一导电类型外延层；在所述第一导电类型外延层内形成交替分布的第二导电类型柱和第一导电类型柱；在器件表面通过光刻形成沟槽，在所述沟槽表面生长一层氧化层，在所述氧化层上沉积导电多晶硅，在所述沟槽内得到栅氧化层及位于栅氧化层上的栅极多晶硅；通过注入第二导电类型杂质，并高温退火，在所述第二导电类型柱上方形成第二导电类型体区，然后再选择性注入第一导电类型杂质，形成位于第二导电类型体区内的第一导电类型源区，所述沟槽分别延伸至所述第一导电类型源区和所述第二导电类型体区，所述沟槽分别延伸至所述第一导电类型源区和所述第二导电类型体区；在器件表面淀积绝缘介质层，选择性刻蚀绝缘介质层，形成金属接触通孔；在金属接触通孔内淀积金属，得到源极金属；在所述第一导电类型衬底的下表面制作漏极金属
。
[0006]在本专利技术的一种实施方式中，所述在所述第一导电类型衬底表面制作第一导电类
型外延层，包括：在所述第一导电类型衬底表面生长一层第一第一导电类型外延层；在所述第一第一导电类型外延层的表面普遍注入第二导电类型杂质，形成未扩散的第二导电类型层，然后再选择性注入第一导电类型杂质，形成未扩散的第一导电类型区；在所述第一第一导电类型外延层上继续生长一层第二第一导电类型外延层，在所述第二第一导电类型外延层表面继续普遍注入第二导电类型杂质，然后再选择性注入第一导电类型杂质；重复上述步骤，依次形成第三第一导电类型外延层
、
第四第一导电类型外延层
、
第五第一导电类型外延层，最后再生长一层顶层第一导电类型外延层，形成第一导电类型外延层
。
[0007]在本专利技术的一种实施方式中，所述第二导电类型柱和所述第一导电类型柱通过对所述第一导电类型外延层注入的杂质离子进行高温退火形成
。
[0008]在本专利技术的一种实施方式中，所述绝缘介质层分别与所述栅氧化层
、
所述栅极多晶硅和所述第一导电类型源区接触
。
[0009]在本专利技术的一种实施方式中，所述栅氧化层形成有氧化层沟槽，所述栅极多晶硅位于所述氧化层沟槽内
。
[0010]在本专利技术的一种实施方式中，所述栅极多晶硅上表面与所述沟槽上端面齐平
。
[0011]在本专利技术的一种实施方式中，所述栅氧化层上表面与所述沟槽上端面齐平
。
[0012]在本专利技术的一种实施方式中，所述源极金属包围所述绝缘介质层并与所述第一导电类型源区和所述第二导电类型体区接触
。
[0013]在本专利技术的一种实施方式中，所述器件包括
N
型功率半导体器件的超结器件单元和
P
型功率半导体器件的超结器件单元，对于
N
型功率半导体器件的超结结构，所述第一导电类型为
N
型，所述第二导电类型为
P
型，对于
P
型半导体器件的超结结构，所述第一导电类型为
P
型，所述第二导电类型为
N
型
。
[0014]在本专利技术的一种实施方式中，所述器件包括
IGBT
器件和
MOSFET
器件
。
[0015]本专利技术的上述技术方案相比现有技术具有以下优点：本专利技术所述的一种提升多次外延超结品质因数的器件的制作方法，将器件
Gate
从平面型变为沟槽型可以同时降低
R
dson
和
Q
gd
，有效改善器件品质因数
FOM。
由于平面型
Multi
‑
EPI
超结结构中常有
J
FET
电阻，它的存在会增加器件的
R
dson
，通过转变为沟槽型结构，可以去除
R
JFET
，从而有效降低器件的
R
dson
。
[0016]本专利技术通过工艺过程中温度
、
压力
、
气体流量等参数的调节，可以使沟槽底部栅氧层相较于沟槽侧壁更厚，从而降低了器件的栅
‑
漏电荷（
Q
gd
），进一步改善了器件的品质因数
FOM。
[0017]本发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种提升多次外延超结品质因数的器件的制作方法，所述器件包括若干个相互并联的超结器件单，其特征在于，所述超结器件单元的制作方法包括：提供第一导电类型硅衬底；在所述第一导电类型衬底表面制作第一导电类型外延层；在所述第一导电类型外延层内形成交替分布的第二导电类型柱和第一导电类型柱；在器件表面通过光刻形成沟槽，在所述沟槽表面生长一层氧化层，在所述氧化层上沉积导电多晶硅，在所述沟槽内得到栅氧化层及位于栅氧化层上的栅极多晶硅；通过注入第二导电类型杂质，并高温退火，在所述第二导电类型柱上方形成第二导电类型体区，然后再选择性注入第一导电类型杂质，形成位于第二导电类型体区内的第一导电类型源区，所述沟槽分别延伸至所述第一导电类型源区和所述第二导电类型体区；在器件表面淀积绝缘介质层，选择性刻蚀绝缘介质层，形成金属接触通孔；在金属接触通孔内淀积金属，得到源极金属；在所述第一导电类型衬底的下表面制作漏极金属
。2.
根据权利要求1所述的一种提升多次外延超结品质因数的器件的制作方法，其特征在于，所述在所述第一导电类型衬底表面制作第一导电类型外延层，包括：在所述第一导电类型衬底表面生长一层第一第一导电类型外延层；在所述第一第一导电类型外延层的表面普遍注入第二导电类型杂质，形成未扩散的第二导电类型层，然后再选择性注入第一导电类型杂质，形成未扩散的第一导电类型区；在所述第一第一导电类型外延层上继续生长一层第二第一导电类型外延层，在所述第二第一导电类型外延层表面继续普遍注入第二导电类型杂质，然后再选择性注入第一导电类型杂质；重复上述步骤，依次形成第三第一导电类型外延层
、
第四第一导电类型外延层
、
第五第一导电类型外延层，最后再生长一层顶层第一导电类型外延层，形成第一导电类型外延层
。3.
根据权利要求2所述的一种提升多次外延超结品质因数的器件的制作方法，其特征在于，所述第二导电类型柱和所述第一导电类型柱通过对所述第一导电类型外延层注入的...

【专利技术属性】
技术研发人员：姜鹏，
申请(专利权)人：无锡紫光微电子有限公司，
类型：发明
国别省市：