一种半导体结构及其制备方法技术

本发明专利技术提供一种半导体结构及其制备方法，该方法至少包括：在半导体衬底上形成有多个间隔排布的有源区，有源区内形成多个埋入式栅极组件；在衬底上形成第一隔离层；蚀刻第一隔离层，形成位线接触孔；在线接触孔中填充导电材料形成具有第一宽度的位线接触节点，并在位线接触节点上方形成具有小于第一宽度的第二宽度的直线型位线。位线接触孔覆盖同一有源区内相邻的栅极组件之间的至少部分有源区和部分浅沟槽隔离结构。形成的位线与位线接触节点良好接触并很好地避开电容接触区。该方法减少了位线形成过程中的光学邻近效应修正难度，降低了形成难度，同时有效减小位线中的寄生电阻。有利于存储器尺寸的缩小，同时保证存储器良好的功能性。

【技术实现步骤摘要】
一种半导体结构及其制备方法
本专利技术涉及半导体集成电路制造
，具体涉及一种半导体结构及其制备方法。
技术介绍
动态随机存取存储器(DRAM)单元包括用于存储电荷的电容器和存取晶体管。通常情况下为了绕过电容器接触节点，位线往往形成弯曲或波浪型结构，如图1所示的弯曲型结构。然而，随着半导体器件尺寸的不断缩小，弯曲的位线在进行曝光显影时需要复杂的光学邻近效应修正，制作难度很大。另外，弯曲或波浪型位线的导线中存在相对较大的寄生电阻，不利于器件尺寸的缩小。
技术实现思路
有鉴于此，本专利技术提供一种半导体结构及其制备方法，将位线制作成直线形状，减少光学邻近效应修正难度，并减少位线中的寄生电阻。根据本专利技术的第一方面，本专利技术提供了一种位线制备方法，该制备方法至少包括以下步骤：S01，提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离结构，以隔离出多个间隔排布的有源区，所述有源区上形成有多个埋入式栅极组件；S02，在所述半导体衬底上形成第一隔离层；S03，在所述第一隔离层上形成图形化的第本文档来自技高网...

【技术保护点】
1.一种半导体结构制备方法，其特征在于，所述方法至少包括以下步骤：/nS01，提供半导体衬底，所述半导体衬底上形成有浅沟槽隔离结构，以隔离出多个间隔排布的有源区，所述有源区内形成有多个埋入式栅极组件；/nS02，在所述半导体衬底上形成第一隔离层；/nS03，在所述第一隔离层上形成图形化的第一掩膜层，所述第一掩膜层上形成有多个第一沟槽；/nS04，在所述第一掩膜层上形成图形化的第二掩膜层，所述第二掩膜层上形成有多个第二沟槽，所述第二沟槽的方向与所述第一沟槽的方向相交；/nS05，以所述第一掩膜层和所述第二掩膜层作为掩膜，蚀刻所述第一隔离层，形成位线接触孔；/nS06，在所述位线接触孔中填充导电材...

【技术特征摘要】
1.一种半导体结构制备方法，其特征在于，所述方法至少包括以下步骤：
S01，提供半导体衬底，所述半导体衬底上形成有浅沟槽隔离结构，以隔离出多个间隔排布的有源区，所述有源区内形成有多个埋入式栅极组件；
S02，在所述半导体衬底上形成第一隔离层；
S03，在所述第一隔离层上形成图形化的第一掩膜层，所述第一掩膜层上形成有多个第一沟槽；
S04，在所述第一掩膜层上形成图形化的第二掩膜层，所述第二掩膜层上形成有多个第二沟槽，所述第二沟槽的方向与所述第一沟槽的方向相交；
S05，以所述第一掩膜层和所述第二掩膜层作为掩膜，蚀刻所述第一隔离层，形成位线接触孔；
S06，在所述位线接触孔中填充导电材料形成位线接触节点，并在所述位线接触节点上方形成位线；
其中，所述位线接触节点具有第一宽度，所述位线具有第二宽度。


2.根据权利要求1所述的制备方法，其特征在于，步骤S01还包括：在所述衬底上形成第二隔离层，所述第二隔离层覆盖除所述埋入式栅极组件以外的所述衬底表面。


3.根据权利要求1所述的制备方法，其特征在于，步骤S03包括如下步骤：
在所述第一隔离层上沉积第一掩膜层和图形化的第一光刻胶层，通过蚀刻将所述第一光刻胶层的图案转移到所述第一掩膜层，在所述第一掩膜层上形成垂直于所述位线方向的所述第一沟槽。


4.根据权利要求1所述的制备方法，其特征在于，步骤S04还包括如下步骤：
在所述第一掩膜层上方依次沉积第三掩膜层和图形化的第二光刻胶层；以及
在图形化的所述第二光刻胶层上沉积所述第二掩膜层，正面刻蚀所述第二掩膜层，并去除所述第二光刻胶，以形成所述第二沟槽。


5.根据权利要求4所述的制备方法，其特征在于，步骤S05还包括如下步骤：
以所述第二掩膜层作为掩膜，蚀刻所述第三掩膜层，以将所述第二沟槽的图案转移至所述第三掩膜层；以及
以所述第一掩膜层和所述第三掩膜层为掩膜，蚀刻所述第一隔离层，形成位线接触孔。


6.根据权利要求2所述的制备方法，其特征在于，步骤S05包括...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽;34