本发明专利技术公开了一种基于计数同步的图像采集电路及方法，包括：同步检测计数器通过连接PIXCLK信号和关联计数时钟来检测CMOS图像传感器的同步信号，从而节省HSYNC和VSYNC信号引脚；数据缓冲控制器采集、缓冲图像数据并利用DMA高效传输。本发明专利技术的电路特别适合用作机器视觉专用处理器中的CSI接口电路，有利于简化逻辑结构和提高采集效率。
An image acquisition circuit and method based on count synchronization
【技术实现步骤摘要】
一种基于计数同步的图像采集电路及方法
本专利技术涉及数字图像技术硬件领域，尤其涉及CMOS图像传感器输出图像数据的采集电路及方法。
技术介绍
由于近年来人工智能的兴起，作为人工智能关键技术之一的机器视觉进入蓬勃发展阶段，诸如：人脸人像识别，手势识别，指纹识别，车牌识别，视觉避障等，机器视觉主要是由数字图像的采集输入、算法处理和特征输出等技术完成。数字图像的采集输入来自图像传感器输出的数据，而CMOS图像传感器经过多年来的发展成熟，已经成为主流的图像传感器。随着CMOS图像传感器降噪技术的进步，一些低成本传感器如VGA和CIF传感器的晶圆和封装尺寸非常小，以至于不易排布更多的引脚，CSI（CMOS图像传感器接口）接口就有了非门选通时钟模式，即同步信号HSYNC与VSYNC合成到PIXCLK信号中，以节省HSYNC与VSYNC信号引脚。目前只有少量的微处理器CSI接口支持非门选通时钟模式，而且需要设置并检测专门的HSYNC与VSYNC信号代码，致使逻辑电路多增大了晶圆面积，且编程较复杂。
技术实现思路
本专利技术提供一种基于计数同步的图像采集电路及方法，直接支持CSI接口非门选通时钟模式，以较少的逻辑电路实现HSYNC与VSYNC同步时序的检测，同时简化图像采集编程，特别适合集成到成本敏感的机器视觉专用处理器中。本专利技术采用的技术方案如下：本专利技术提供一种基于计数同步的图像采集电路，其包括：同步检测计数器和数据缓冲控制器，所述同步检测计数器连接PIXCLK信号和计数时钟，用于CMOS图像传感器的同步信号HSYNC和VSYNC的检测；所述数据缓冲控制器连接PIXDAT数据接口和DMA，用于采集图像数据并缓冲、传输。进一步地，所述同步检测计数器包括一个16位向下计数器和一个16位重载寄存器，所述向下计数器的计数时钟连接到SoC内部供给CMOS图像传感器的输入时钟，用于测量PIXCLK信号空白电平时长；所述重载寄存器的触发输入连接到PIXCLK信号，用于重载所述向下计数器的初值。进一步地，所述的数据缓冲控制器，内置一个4字节缓冲器，所述缓冲器能被控制寄存器配置成2字节或4字节有效，用以提高DMA传输效率。本专利技术还提供一种基于计数同步的图像采集方法，其步骤：先通过前置三输入与门或直接配置目标CMOS图像传感器，将图像数据同步信号HSYNC与VSYNC合成到PIXCLK信号中，再由所述同步检测计数器检测出PIXCLK信号中的HSYNC与VSYNC时序；接着所述数据缓冲控制器根据HSYNC与VSYNC时序开始采集CMOS图像传感器输出的图像数据。进一步地，所述同步检测计数器检测PIXCLK信号中VSYNC时序的方法步骤：先设置所述向下计数器的输入时钟分频到和PIXCLK信号时钟相同，再设置所述重载寄存器的初始值，该初始值小于VSYNC信号空白时长的等效PIXCLK脉冲数，并大于HSYNC信号空白时长的等效PIXCLK脉冲数；PIXCLK信号边沿触发所述重载寄存器给所述向下计数器复位初值，直到VSYNC时序时PIXCLK时钟空白致所述向下计数器递减到零并产生同步检测中断标志置位，采集程序开始据此准备一帧图像数据采集。进一步地，所述同步检测计数器检测PIXCLK信号中HSYNC时序的方法步骤：先设置所述向下计数器的输入时钟分频到和PIXCLK信号时钟相同，再设置所述重载寄存器的初始值，该初始值小于HSYNC信号空白时长的等效PIXCLK脉冲数；PIXCLK信号边沿触发所述重载寄存器给所述向下计数器复位初值，直到HSYNC时序时PIXCLK时钟空白致所述向下计数器递减到零并产生同步检测中断标志置位，采集程序开始据此准备一行图像数据的采集。进一步地，所述数据缓冲控制器采集CMOS图像传感器输出的图像数据的方法步骤：在上述检测到HSYNC时序步骤后，设置PIXDAT数据接口通过SoC内部数据通道连接到所述缓冲器，设置缓冲器2字节或4字节有效，设置DMA连接数据缓冲控制器到RAM中图像数据缓存区；有效的PIXCLK信号边沿触发所述数据缓冲控制器将RawBayer数据采集到所述缓冲器中，所述缓冲器满后立即触发触DMA将数据传输到RAM中图像缓存区。此时过程不需要CPU介入，CPU可以同时运行图像处理算法。本专利技术有益效果有：本专利技术能快速方便应用于嵌入式视觉领域单纯的RawBayer采集，明显减少CSI接口逻辑，节省同步信号引脚及线路，简化采集编程。附图说明图1是本专利技术对CMOS图像传感器输出的同步信号合成示意图。图2是本专利技术在一个实施例中的结构示意图。图3是本专利技术的独立逻辑示意图。具体实施方式为使本专利技术的优点和特征能更易于被本领域技术人员理解，从而对本专利技术的保护范围做出更为清楚明确的界定，下面结合附图和实施例对本专利技术作进一步详细的说明。图2是本专利技术提供的一种基于计数同步的图像采集电路实例结构图，该实例是一种基于SoC具有成本优势的视觉处理器CSI接口电路，具体电路结构和采集方法过程包括：参考图2所示，该实施例电路前端内置一个三输入与门和一个选通开关，当目标CMOS图像传感器不支持非门选通时钟模式时，可以将HSYNC和VSYNC同步信号通过三输入与门合成到PIXCLK（参考图1所示），并设置SEL控制位选通合成的PIXCLK信号给后面电路；当目标CMOS图像传感器支持非门选通时钟模式时，无需连接HSYNC和VSYNC信号线，通过设置该图像传感器寄存器可以直接输出含有HSYNC和VSYNC同步时序的PIXCLK信号（参考图1所示）。参考图2所示，该电路内置了一个时钟源用于目标CMOS图像传感器的SENCLK时钟输入，同时该时钟源被分频到和PIXCLK信号频率相同后连接到同步检测计数器3用作计数时钟源。参考图2所示，该实施例电路内置了本专利技术中提供的同步检测计数器3，具体电路包括：一个16位向下计数器4和一个16位重载寄存器5。参考图2所示，16位重载寄存器5的触发输入被连接到上述PIXCLK信号，PIXCLK的上升沿触发位重载寄存器5将初值重载到16位向下计数器4中，16位向下计数器4则在计数时钟驱动下向下递减。为了从PIXCLK信号中检测出HSYNC时序，设置重载寄存器5的值要小于THB（参考图1），在PIXCLK信号有效期间，重载寄存器5不停地被PIXCLK触发重载向下计数器4，直到THB（HSYNC空白时间）时序来到，PIXCLK保持低电平而重载寄存器5没有重载事件发生，向下计数器4递减到零产生溢出中断即HSYNC时序被检测到，软件据此启动采集一行图像数据的准备。为了从PIXCLK信号中检测出VSYNC时序，设置重载寄存器5的值要小于TVB（参考图1），且大于THB（可以过滤掉HSYNC时序），在PIXCLK信号有效期间，重载寄存器5不停地被PIXCLK触发重载向下计数器4，直到TVB（VSYNC空白时间）时序来到，PIXCLK保持低电平而重载寄存器5没有重载事件发生，向下计本文档来自技高网...
【技术保护点】
1.一种基于计数同步的图像采集电路，其特征在于：包括同步检测计数器和数据缓冲控制器，所述同步检测计数器连接PIXCLK信号和计数时钟，用于CMOS图像传感器的同步信号HSYNC和VSYNC的检测；所述数据缓冲控制器连接PIXDAT数据接口和DMA，用于采集图像数据并缓冲、传输。/n
【技术特征摘要】
1.一种基于计数同步的图像采集电路，其特征在于：包括同步检测计数器和数据缓冲控制器，所述同步检测计数器连接PIXCLK信号和计数时钟，用于CMOS图像传感器的同步信号HSYNC和VSYNC的检测；所述数据缓冲控制器连接PIXDAT数据接口和DMA，用于采集图像数据并缓冲、传输。
2.如权利要求1所述的同步检测计数器，其特征在于：包括一个16位向下计数器和一个16位重载寄存器，所述向下计数器的计数时钟连接到CMOS图像传感器输入时钟，用于测量PIXCLK信号空白时长；所述重载寄存器的触发输入连接到PIXCLK信号，用于重载所述向下计数器的初值。
3.如权利要求1所述的数据缓冲控制器，其特征在于：内置一个4字节缓冲器，所述缓冲器能被控制寄存器配置成2字节或4字节有效，用以提高DMA传输效率。
4.一种基于计数同步的图像采集方法，其特征在于：先通过前置三输入与门或直接配置目标CMOS图像传感器，将图像数据同步信号HSYNC与VSYNC合成到PIXCLK信号中，再由所述同步检测计数器检测出PIXCLK信号中的HSYNC与VSYNC时序；所述数据缓冲控制器根据HSYNC与VSYNC时序开始采集CMOS图像传感器输出的图像数据。
5.如权利要求4所述的同步检测计数器检...
【专利技术属性】
技术研发人员：周爱波，
申请(专利权)人：杭州钜研图像技术有限公司，
类型：发明
国别省市：浙江;33
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