【技术实现步骤摘要】
半导体存储装置[相关申请]本申请享有以日本专利申请2018-173374号(申请日：2018年9月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
作为半导体存储装置的NAND型闪存已经众所周知。
技术实现思路
实施方式提供一种可抑制电路面积及配线面积増加的半导体存储装置。实施方式的半导体存储装置具备：第1平面、第2平面、第3平面、及第4平面，各自包含存储单元阵列，此处，上述存储单元阵列包含各自具有多个存储单元的多个块；第1信号线，与上述第1平面连接；第2信号线，与上述第2平面连接；第1地址总线，与上述第1平面及上述第3平面共通连接；第2地址总线，与上述第2平面及上述第4平面共通连接，且与上述第1地址总线不同；及控制电路，构成为使用上述第1信号线及上述第2信号线，可相互独立地选择上述第1平面及上述第2平面，当接收到包含第1地址及第2地址的第1命令集后，执行使上述第1平面及上述第2平面同...
【技术保护点】
1.一种半导体存储装置，具备：/n第1平面、第2平面、第3平面、及第4平面，各自包含存储单元阵列，此处，上述存储单元阵列包含各自具有多个存储单元的多个块；/n第1信号线，与上述第1平面连接；/n第2信号线，与上述第2平面连接；/n第1地址总线，与上述第1平面及上述第3平面共通连接；/n第2地址总线，与上述第2平面及上述第4平面共通连接，且与上述第1地址总线不同；及/n控制电路，构成为使用上述第1信号线及上述第2信号线，可相互独立地选择上述第1平面及上述第2平面，且构成为当接收到包含第1地址及第2地址的第1命令集后，执行使上述第1平面及上述第2平面同步的同步处理；/n上述控制...
【技术特征摘要】
20180918 JP 2018-1733741.一种半导体存储装置，具备：
第1平面、第2平面、第3平面、及第4平面，各自包含存储单元阵列，此处，上述存储单元阵列包含各自具有多个存储单元的多个块；
第1信号线，与上述第1平面连接；
第2信号线，与上述第2平面连接；
第1地址总线，与上述第1平面及上述第3平面共通连接；
第2地址总线，与上述第2平面及上述第4平面共通连接，且与上述第1地址总线不同；及
控制电路，构成为使用上述第1信号线及上述第2信号线，可相互独立地选择上述第1平面及上述第2平面，且构成为当接收到包含第1地址及第2地址的第1命令集后，执行使上述第1平面及上述第2平面同步的同步处理；
上述控制电路构成为在上述同步处理中，
一边经由上述第1地址总线将上述第1地址传输到上述第1平面及上述第3平面，一边经由上述第2地址总线将上述第2地址传输到上述第2平面及上述第4平面，且
一边使用上述第1信号线，选择上述第1平面内的基于上述传输的第1地址的上述多个块中的第1块，一边使用上述第2信号线，选择上述第2平面内的基于上述传输的第2地址的上述多个块中的第2块。
2.根据权利要求1所述的半导体存储装置，其更具备：
与上述第3平面连接的第3信号线、及
与上述第4平面连接的第4信号线，
上述控制电路构成为
使用上述第1信号线、上述第2信号线、上述第3信号线、及上述第4信号线，可相互独立地选择上述第1平面、上述第2平面、上述第3平面、及上述第4平面，
且构成为在上述同步处理中，选择上述第1平面内的上述第1块及上述第2平面内的上述第2块时，一边使用上述第3信号线，将上述第3平面设为非选择，一边使用上述第4信号线，将上述第4平面设为非选择。
3.根据权利要求1所述的半导体存储装置，其更具备：
与上述第3平面连接的第3信号线、及
与上述第4平面连接的第4信号线，
上述控制电路构成为
使用上述第1信号线、上述第2信号线、上述第3信号线、及上述第4信号线，可相互独立地选择上述第1平面、上述第2平面、上述第3平面、及上述第4平面，
且构成为在上述同步处理中，选择上述第1平面内的上述第1块及上述第2平面内的上述第2块时，一边使用上述第3信号线，选择上述第3平面内的上述第1块，一边使用上述第4信号线，选择上述第4平面内的上述第2块。
4.一种半导体存储装置，具备：
第1平面、第2平面、第3平面、及第4平面，各自包含存储单元阵列及寄存器，此处，上述存储单元阵列包含各自具有多个存储单元的多个块；
第1信号线，与上述第1平面连接；
第2信号线，与上述第2平面连接；
地址总线及第1选择信号线，各自与上述第1平面、上述第2平面、上述第3平面、及上述第4平面共通连接；及
控制电路，构成为使用上述第1信号线及上述第2信号线，可相互独立地选择上述第1平面及上述第2平面，且使用上述第1选择信号线，可选择上述第1平面及上述第2平面的任一平面，在接收到包含第1地址及第2地址第1命令集后，执行使上述第1平面及上述第2平面同步的同步处理；
上述控制电路构成为在上述同步处理中，
在第1期间内，经由上述地址总线将上述第1地址传输到上述第1平面、上述第2平面、上述第3平面、及上述第4平面，并使使用上述第1选择信号线选择的上述第1平面内的上述寄存器保持上述第1地址，
在与上述第1期间不同的第2期间内，经由上述地址总线将上述第2地址传输到上述第1平面、上述第2平面、上述第3平面、及上述第4平面，并使使用上述第1选择信号线选择的上述第2平面内的上述寄存器保持上述第2地址，且
一边使用上述第1信号线，选择上述第1平面内基于上述被保持的第1地址的上述多个块中的第1块，一边使用上述第2信号线，选择上述第2平面内基于上述被保持的上述第2地址的上述多个块中的第2块。
5.根据权利要求4所述的半导体存储装置，其中
上述控制电路构成为，
使用上述第1选择信号线，可选择上述第1平面及上述第3平面之组、及上述第2平面及上述第4平面之组的任一组，且
构成为在上述同步处理中，
在上述第1期间内，使使用上述第1选择信号线选择的上述第1平面内及上述第3平面内的各个上述寄存器保持上述第1地址，
在上述第2期间内，使使用...
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