排列电路制造技术

本发明专利技术公开排列电路。根据本发明专利技术的一实施例，排列电路包括二极管结构体的源区与接近电子器件的漏极区域串联的多个反馈场效应电子器件，上述二极管结构体与位线及第一字线相连接，上述接近电子器件与源线及第二字线相连接，向上述位线、上述第一字线及上述第二字线选择性施加电压来执行任意接近动作。

Permutation circuit

【技术实现步骤摘要】
排列电路本申请要求于2018年09月05日提交且申请号为10-2018-0106114的韩国专利申请的优先权，其全部内容通过引用结合在本申请中。
本专利技术涉及排列电路，更详细地，涉及向位线和两个字线选择性施加电压来体现反馈环存储机制的利用反馈环动作的反馈场效应电子器件及利用其的排列电路。
技术介绍
通常，物联网(InternetofThings)技术是指在各种事物内置传感器及通信功能来与各种事物无线连接的技术。各个事物以收发数据的方式向用户提供所学习的信息，为此，需要可处理庞大的量的数据的大容量超高速存储器件。并且，因使用电池的物联网的特性上，存储器件需要超低电力动作。在现有的易失性存储器件中的DRAM存储器件的情况下，一个晶体管和一个电容器1T-1C形成单位单元结构，并以高的集成度制作存储器，但是，动作速度相对于SRAM存储器件慢，因需要周期性刷新(refresh)，从而导致电力消耗大。并且，在SRAM存储器件的情况下，以6晶体管6T的单位单元结构实现超高速动作，但是存在集成度的限制，随着实现小型化，因泄漏电流的增加而导致电力消耗增加。另一方面，美国授权专利第6690039号公开THYRISTOR-BASEDDEVICE。所公开的THYRISTOR-BASEDDEVICE中，p-n-p-n器件的漏极与Vref相连接，接近晶体管的源区域与位线相连接。因此，THYRISTOR-BASEDDEVICE通过接近晶体管接收位线电压来对位线电压的施加发生一部分延迟。并且，美国授权专利第7893456号公开利用上述的THYRISTOR-BASEDDEVICE的阵列(array)。所公开的利用THYRISTOR-BASEDDEVICE的阵列中，2个字线平行地配置，位线在字线垂直地形成。在反馈器件的情况下，为了防止当构成排列电路时所发生的相互之间的妨碍(disturbance)而是2个字线垂直配置。因此，利用THYRISTOR-BASEDDEVICE的阵列中，2个字线平行配置而发生相互之间妨碍(disturbance)。上述线配置的差异因p-n-i-n结构的内在(intrinsic)区域的载体寿命(carrierlifetime)而引起。载体(carrier)的寿命(lifetime)受到高浓度的影响而在低的掺杂浓度中具有长的载体寿命。在基于MOSFET的存储器件的情况下，因60mV/dec以上的阈值电压以下倾斜度(subthresholdswing，SS)而具有窄的电流检测宽度(currentsensingmargin)，随着实现小型化，因阈值电压以下倾斜度的增加而导致泄漏电流的增加。由此，全世界进行对于具有60mV/dec以下的阈值电压以下倾斜度的隧道场效应晶体管(TFET，tunnelingfield-effecttransistor)、碰撞电离MOSFET(IMOS，impactionizationMOSFET)、负电容场效应晶体管(NCFET，negativecapacitancefield-effecttransistor)等多种器件的研究，因低的on-current、高的动作电压、复杂的工序过程而面临实用化的艰难。在通过现有技术的反馈环(feedbackloop)存储机制驱动的存储器件的情况下，基于硅通道来用于CMOS工序，呈现出优秀的开关特性和低的动作电压特性。因此，进行着用作存储排列器件的研究，因存储单元之间的干扰及潜行(sneak)电流等而排列结构面临难题。因此，需要开发使用现有CMOS工序的存储排列器件。现有技术文献专利文献1：韩国公开专利第10-2017-0127645号，“具有垂直半导体柱的双门存储器件”专利文献2：韩国授权专利第10-1857873号，“逻辑半导体器件”专利文献3：韩国授权专利第10-1835231号，“半导体器件”专利文献4：美国授权专利第6690039号，“THYRISTOR-BASEDDEVICETHATINHIBITSUNDERSIRABLECONDUCTIVECHANNELFORMATION”专利文献5：美国授权专利第7893456号，“THYRISTOR-BASEDMEMORYANDITSMETHODOFOPERATION”
技术实现思路
本专利技术的目的在于，提供利用利用反馈环动作的反馈场效应电子器件的排列电路，即，向位线和两个字线选择性施加电压来体现反馈环存储机制。本专利技术的目的在于，提供连接p-n-i-n晶体管和接近晶体管来执行任意接近的反馈场效应电子器件。本专利技术的目的在于，提供p-n-i-n晶体管与接近晶体管串联来高速执行存储动作并没有泄漏电流的增加的反馈场效应电子器件。本专利技术的目的在于，提供在包括多个反馈场效应电子器件的排列电路中，通过在反馈场效应电子器件中的接近晶体管断开单元和单元之间的干扰及潜行电流的排列电路。本专利技术的目的在于，p-n-i-n晶体管和接近二极管串联来改善开关特性并提供低动作电压。本专利技术的目的在于，p-n-i-n晶体管和接近晶体管串联来克服现有MOSFET所具有的阈值电压以下的限制性来确保高的电流检测宽度。本专利技术的目的在于，第一字线和第二字线垂直排列来防止字线之间的妨碍(disturbance)，在通道区域内确保长的载体寿命来确保高的保留(retention)力。根据本专利技术的一实施例，排列电路包括二极管结构体的源区与接近电子器件的漏极区域串联的多个反馈场效应电子器件，上述二极管结构体与位线及第一字线相连接，上述接近电子器件与源线及第二字线相连接，向上述位线、上述第一字线及上述第二字线选择性施加电压来执行任意接近动作。根据本专利技术的一实施例，上述二极管结构体通过上述第一字线和上述第二字线接收栅极电压，在上述位线的电压大小大于基准电压的情况下，存储第一逻辑状态的数据，在上述位线的电压小于基准电压的情况下，存储第二逻辑状态的数据。根据本专利技术的一实施例，上述二极管结构体并不通过上述第一字线和上述第二字线施加上述栅极电压，在上述位线的电压大于基准电压的情况下，维持上述存储的数据。根据本专利技术的一实施例，在上述第一字线的第一栅极电压大于第一阈值电压的情况下，上述二极管结构体将上述第一栅极电压识别成第一状态，在上述第二字线的第二栅极电压大于第二阈值电压的情况下，将上述第二栅极电压识别成上述第一状态。根据本专利技术的一实施例，在上述二极管结构体中，在上述第一字线和上述第二字线中，仅通过上述第二字线施加栅极电压，在上述位线的电压大于基准电压的情况下，通过上述第二源区域向上述源线输出电流。根据本专利技术的一实施例，在上述输出的电流大于基准电流的情况下，上述存储的数据的状态为第一逻辑状态，在上述输出的电流的大小小于基准电流的情况下，上述存储的数据的状态为第二逻辑状态。根据本专利技术的一实施例，上述二极管结构体包括第一源区域、本文档来自技高网...

【技术保护点】
1.一种排列电路，其特征在于，/n包括二极管结构体的源区与接近电子器件的漏极区域串联的多个反馈场效应电子器件，/n所述二极管结构体与位线及第一字线相连接，/n所述接近电子器件与源线及第二字线相连接，/n向所述位线、所述第一字线及所述第二字线选择性施加电压来执行任意接近动作。/n

【技术特征摘要】
20180905 KR 10-2018-01061141.一种排列电路，其特征在于，
包括二极管结构体的源区与接近电子器件的漏极区域串联的多个反馈场效应电子器件，
所述二极管结构体与位线及第一字线相连接，
所述接近电子器件与源线及第二字线相连接，
向所述位线、所述第一字线及所述第二字线选择性施加电压来执行任意接近动作。


2.根据权利要求1所述的排列电路，其特征在于，所述二极管结构体通过所述第一字线和所述第二字线接收栅极电压，在所述位线的电压大小大于基准电压的情况下，存储第一逻辑状态的数据，在所述位线的电压小于基准电压的情况下，存储第二逻辑状态的数据。


3.根据权利要求2所述的排列电路，其特征在于，所述二极管结构体并不通过所述第一字线和所述第二字线施加所述栅极电压，在所述位线的电压大小大于基准电压的情况下，维持所存储的所述数据。


4.根据权利要求3所述的排列电路，其特征在于，在所述第一字线的第一栅极电压大于第一阈值电压的情况下，所述二极管结构体将所述第一栅极电压识别成第一状态，在所述第二字线的第二栅极电压大于第二阈值电压的情况下，将所述第二栅极电压识别成所述第一状态。


5.根据权利要求2所述的排列电路，其特征在于，在所述二极管结构体中，仅通过所述第一字线和所述第二字线中的所述第二字线施加栅极电压，在所述位线的电压大小大于基准电压的情况下，通过第二源区域向所述源线输出电流。


6.根据权利要求5所述的排列电路，其特征在于，在输出的所述电流的大小大于基准电流的情况下，所存储的所述数据的状态为第一逻辑状态，在输出的所述电流的大小小于基准电流的情况下，所存储的所述数据的状态为第二逻辑状态。

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【专利技术属性】
技术研发人员：金相植，赵庚娥，赵鎭先，任斗赫，禹率娥，
申请(专利权)人：高丽大学校产学协力团，
类型：发明
国别省市：韩国;KR