半导体存储装置制造方法及图纸

实施方式提供一种能够较佳地控制的半导体存储装置。实施方式的半导体存储装置具备：基板；半导体柱；第1配线及第2配线，与半导体柱对向；第1绝缘膜，设置在半导体柱与第1配线之间；第2绝缘膜，设置在半导体柱与第2配线之间；以及控制电路，电连接在第1配线及第2配线。在写入动作的第1时序中第1配线的电压升高，在其后的第2时序中第1配线的电压降低，在其后的第3时序中第2配线的电压升高，在该第3时序或其后的第4时序中第1配线的电压升高，在其后的第5时序中第2配线的电压降低，在其后的第6时序中第1配线的电压降低。

Semiconductor storage device

【技术实现步骤摘要】
半导体存储装置[相关申请案]本申请案享有以日本专利申请案2018-166583号(申请日：2018年9月6日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
本实施方式涉及一种半导体存储装置。
技术介绍
已知有具备基板、多条配线、及与这些多条配线对向的半导体膜的半导体存储装置。
技术实现思路
实施方式提供一种能够较佳地控制的半导体存储装置。一实施方式的半导体存储装置具备：基板；半导体柱，在第1方向延伸，第1方向的一端从基板离开；第1配线，与半导体柱对向；第2配线，与半导体柱对向，且比第1配线更接近半导体柱的一端；第1绝缘膜，设置在半导体柱与第1配线之间；第2绝缘膜，设置在半导体柱与第2配线之间；以及控制电路，电连接在第1配线及第2配线，且能够执行写入动作地构成。另外，在写入动作的第1时序中第1配线的电压升高，在其后的第2时序中第1配线的电压降低，在其后的第3时序中第2配线的电压升高，在该第3时序或其后的第4时序中第1配线的电压升高，在其后的第5时序中第2配线的电压降低，在其后的第6时序中第1配线的电压降低。一实施方式的半导体存储装置具备：基板；半导体柱，在第1方向延伸，第1方向的一端从基板离开；第1配线，与半导体柱对向；第2配线，与半导体柱对向，且比第1配线更接近半导体柱的一端；第1绝缘膜，设置在半导体柱与第1配线之间；第2绝缘膜，设置在半导体柱与第2配线之间；以及控制电路，电连接在第1配线及第2配线，且能够执行写入动作地构成。另外，在写入动作的第1时序中第1配线的电压升高，在其后的第2时序中第2配线的电压升高，在其后的第3时序中第2配线的电压进而升高，在其后的第4时序中第2配线的电压降低，在其后的第5时序中第1配线的电压降低。一实施方式的半导体存储装置具备：基板；半导体柱，在第1方向延伸，第1方向的一端从基板离开；第1配线，与半导体柱对向；第2配线，与半导体柱对向，且比第1配线更接近半导体柱的一端；第1绝缘膜，设置在半导体柱与第1配线之间；第2绝缘膜，设置在半导体柱与第2配线之间；第3配线，连接在半导体柱的一端；以及控制电路，电连接在第1配线、第2配线及第3配线，且能够执行写入动作地构成。另外，在写入动作的第1时序中第1配线的电压升高，在第2时序中第3配线的电压升高，在其后的第3时序中第2配线的电压升高，在其后的第4时序中第3配线的电压降低，在其后的第5时序中第2配线的电压降低，在其后的第6时序中第1配线的电压降低。附图说明图1是表示第1实施方式的半导体存储装置的示意性的构成的等效电路图。图2是该半导体存储装置的示意性的立体图。图3是图2的示意性的放大图。图4是表示存储单元MC的阈值电压的分布的示意性的柱状图。图5是表示第1实施方式的读出动作的示意性的波形图。图6是表示第1实施方式的写入动作的示意性的波形图。图7是表示第1比较例的写入动作的示意性的波形图。图8是表示第2比较例的写入动作的示意性的波形图。图9是表示第2实施方式的写入动作的示意性的波形图。图10是表示第3实施方式的写入动作的示意性的波形图。图11是用来说明第4实施方式的处理的示意性的流程图。具体实施方式其次，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只不过为一例，并非以限定本专利技术之意图表示。另外，在本说明书中，将相对于基板的表面平行的特定的方向称为X方向，将相对于基板的表面平行且与X方向垂直的方向称为Y方向，将相对于基板的表面垂直的方向称为Z方向。另外，在本说明书中，有时将沿着特定的面的方向称为第1方向，将沿着该特定的面且与第1方向交叉的方向称为第2方向，将与该特定的面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向既可与X方向、Y方向及Z方向的任一者对应，也可不对应。另外，在本说明书中，“上”或“下”等的表达是以基板为基准。例如，在所述第1方向与基板的表面交叉的情况下，将沿着该第1方向从基板离开的方向称为上，将沿着第1方向接近基板的方向称为下。另外，在关于某构成言及下表面或下端的情况下，是指该构成的基板侧的面或端部，在言及上表面或上端的情况下，是指该构成的与基板为相反侧的面或端部。另外，将与第2方向或第3方向交叉的面称为侧面等。另外，在本说明书中，在言及第1构成“电连接在”第2构成的情况下，既可为第1构成直接连接在第2构成，也可为第1构成经由配线、半导体部件或晶体管等而连接在第2构成。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管为断开状态，第1个晶体管也“电连接在”第3个晶体管。另外，在本说明书中，在言及第1构成从第2构成“电绝缘”的情况下，例如，是指在第1构成与第2构成之间设置着绝缘膜等，且未设置将第1构成与第2构成连接的接点或配线等的状态。[第1实施方式][构成]以下，参照附图，对第1实施方式的半导体存储装置的构成进行说明。此外，以下的附图是示意性的图，为了方便说明，有时将一部分的构成省略。图1是表示第1实施方式的半导体存储装置的构成的示意性的等效电路图。本实施方式的半导体存储装置具备存储单元阵列MA及对存储单元阵列MA进行控制的周边电路PC。存储单元阵列MA具备多个存储器区块MB。这些多个存储器区块MB分别具备多个存储器指MF。这些多个存储器指MF分别具备多个存储器单元MU。这些多个存储器单元MU的一端分别经由位线BL而连接在周边电路PC。另外，这些多个存储器单元MU的另一端分别经由共通的源极线SL而连接在周边电路PC。存储器单元MU具备串联连接在位线BL与源极线SL之间的漏极选择晶体管STD、存储器串MS、及源极选择晶体管STS。以下，有时将漏极选择晶体管STD、及源极选择晶体管STS仅称为选择晶体管(STD、STS)。存储器串MS具备串联连接的多个存储单元MC。本实施方式的存储单元MC为具备作为通道区域而发挥功能的半导体层、包含电荷储存膜的栅极绝缘膜、及栅极电极的电场效应型的晶体管。存储单元MC的阈值电压根据电荷储存膜中的电荷量而变化。此外，在与1个存储器串MS对应的多个存储单元MC的栅极电极，分别连接着字线WL。这些字线WL分别共通连接在1个存储器区块MB中的所有存储器单元MU。选择晶体管(STD、STS)为具备作为通道区域而发挥功能的半导体层、栅极绝缘膜及栅极电极的电场效应型的晶体管。在选择晶体管(STD、STS)的栅极电极，分别连接着选择栅极线(SGD、SGS)。漏极选择线SGD与存储器指MF对应地设置，且共通连接在1个存储器指MF中的所有存储器单元MU。源极选择线SGS共通连接在1个存储器区块MB中的所有存储器单元MU。周边电路PC具备产生动作电压的动作电压产生电路21、将地址数据解码的地址解码器22、根据地址解码器22的输出信号将动作电压传送至存储单元阵列MA的区块选择电路2本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：/n基板；/n半导体柱，在第1方向延伸，所述第1方向的一端从所述基板离开；/n第1配线，与所述半导体柱对向；/n第2配线，与所述半导体柱对向，且比所述第1配线更接近所述半导体柱的一端；/n第1绝缘膜，设置在所述半导体柱与所述第1配线之间；/n第2绝缘膜，设置在所述半导体柱与所述第2配线之间；以及/n控制电路，电连接在所述第1配线及所述第2配线，且能够执行写入动作地构成；/n在所述写入动作的第1时序中所述第1配线的电压升高，/n在其后的第2时序中所述第1配线的电压降低，/n在其后的第3时序中所述第2配线的电压升高，/n在所述第3时序或其后的第4时序中所述第1配线的电压升高，/n在其后的第5时序中所述第2配线的电压降低，/n在其后的第6时序中所述第1配线的电压降低。/n

【技术特征摘要】
20180906 JP 2018-1665831.一种半导体存储装置，具备：
基板；
半导体柱，在第1方向延伸，所述第1方向的一端从所述基板离开；
第1配线，与所述半导体柱对向；
第2配线，与所述半导体柱对向，且比所述第1配线更接近所述半导体柱的一端；
第1绝缘膜，设置在所述半导体柱与所述第1配线之间；
第2绝缘膜，设置在所述半导体柱与所述第2配线之间；以及
控制电路，电连接在所述第1配线及所述第2配线，且能够执行写入动作地构成；
在所述写入动作的第1时序中所述第1配线的电压升高，
在其后的第2时序中所述第1配线的电压降低，
在其后的第3时序中所述第2配线的电压升高，
在所述第3时序或其后的第4时序中所述第1配线的电压升高，
在其后的第5时序中所述第2配线的电压降低，
在其后的第6时序中所述第1配线的电压降低。


2.一种半导体存储装置，具备：
基板；
半导体柱，在第1方向延伸，所述第1方向的一端从所述基板离开；
第1配线，与所述半导体柱对向；
第2配线，与所述半导体柱对向，且比所述第1配线更接近所述半导体柱的一端；
第1绝缘膜，设置在所述半导体柱与所述第1配线之间；
第2绝缘膜，设置在所述半导体柱与所述第2配线之间；以及
控制电路，电连接在所述第1配线及所述第2配线，且能够执行写入动作地构成；
在所述写入动作的第1时序中所述第1配线的电压升高，
在其后的第2时序中所述第2配线...

【专利技术属性】
技术研发人员：伊达浩己，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP