半导体存储器装置制造方法及图纸

半导体装置可以包括堆叠结构，该堆叠结构包括竖直堆叠在衬底上的多个层，以及竖直延伸以穿透堆叠结构的多个栅电极。多个层中的每一个可包括多个半导体图案，其沿第一方向平行延伸；位线，其电连接到半导体图案并沿与第一方向相交的第二方向延伸；第一气隙，其在位线上；以及数据存储元件，其电连接到半导体图案中的对应的一个。第一气隙插入在多个层中的第一层的位线和多个层中的第二层的位线之间。

Semiconductor memory device

【技术实现步骤摘要】
半导体存储器装置相关申请的交叉引用本申请要求于2018年8月3日在韩国知识产权局提交的韩国专利申请No.10-2018-0090647的优先权，其全部内容通过引用合并于此。
本专利技术构思的示例实施例涉及一种半导体装置。例如，至少一些示例实施例涉及具有增加的集成度的三维半导体存储器装置。
技术介绍
半导体装置已经被高度集成，用于满足客户的高性能和低制造成本的要求。由于半导体装置的集成度是决定产品价格的重要因素，因此对高度集成的半导体装置的需求逐渐增加。典型的二维半导体装置或平面半导体装置的集成度主要由单位存储器单元占据的面积决定，使得它极大程度上受到用于形成精细图案的技术水平的影响。然而，增加图案精细度所需的极其昂贵的处理设备可能使增加二维半导体装置或平面半导体装置的集成度受到实际的限制。因此，已经提出了具有三维布置的存储器单元的三维半导体存储器装置。
技术实现思路
本专利技术构思的一些示例实施例提供了具有改善的电特性的三维半导体存储器装置。根据本专利技术构思的一些示例实施例，半导体装置可以包括多个栅电极；以及包括竖直堆叠在衬底上的多个层的堆叠结构。多个栅电极竖直延伸使得多个栅电极穿透堆叠结构。多个层中的每一层可以包括：沿第一方向平行延伸的多个半导体图案；电连接到半导体图案并在第二方向上延伸的位线，第二方向与第一方向相交；在多个层中的第一层的位线和多个层中的第二层的位线之间的第一气隙；以及电连接到半导体图案中的对应一个的数据存储元件。根据本专利技术构思的一些示例实施例，半导体装置可以包括：堆叠结构，该堆叠结构包括竖直堆叠在衬底上的多个层，所述多个层中的每一个包括沿第一方向平行延伸的多个半导体图案、电连接到半导体图案并在第二方向上延伸的位线(第一方向与第二方向相交)、以及电连接到半导体图案中的对应一个的数据存储元件；竖直延伸以穿透堆叠结构的多个栅电极；以及一结构，其位于多个层中的第一层的位线和多个层中的与第一层相邻的第二层的位线之间，使得该结构减小位线中的相邻位线之间的耦合电容，该结构包括第一气隙和第一屏蔽线中的一个。根据本专利技术构思的一些示例实施例，半导体装置可以包括：堆叠结构，该堆叠结构包括竖直堆叠在衬底上的多个层，所述多个层包括沿第一方向平行延伸的第一半导体图案和第二半导体图案、电连接到第一半导体图案和第二半导体图案的位线(该位线在与第一方向相交的第二方向上延伸)、以及电连接到第一半导体图案和第二半导体图案中的对应一个的数据存储元件；第一栅电极和第二栅电极，第一栅电极和第二栅电极在穿透堆叠结构的孔中竖直延伸，第一栅电极和第二栅电极分别与第一半导体图案和第二半导体图案相邻；以及一结构，其位于第一栅电极和第二栅电极之间，使得该结构减小第一栅电极和第二栅电极之间的耦合电容，该结构包括第一气隙和第一屏蔽线中的一个。附图说明图1例示了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的单元阵列的简化电路图。图2例示了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的立体图。图3例示了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的立体图。图4例示了示出图3的三维半导体存储器装置的平面图。图5A、图5B和图5C例示了分别沿图4中的线A-A'、线B-B'和线C-C'截取的截面图。图6、图8、图10、图12、图14、图16、图18和图20例示了示出根据本专利技术构思的一些示例实施例的制造三维半导体存储器装置的方法的平面图。图7、图9、图11A、图13A、图15A、图17A、图19A和图21A例示了分别沿图6、图8、图10、图12、图14、图16、图18和图20的线A-A'截取的截面图。图11B、13B、图15B、图17B、图19B和图21B例示了分别沿图10、图12、图14、图16、图18和图20的线B-B'截取的截面图。图15C、图17C、图19C和图21C例示了分别沿图14、图16、图18和图20的线C-C'截取的截面图。图22例示了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的沿图4的线C-C'截取的截面图。图23例示了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的沿图4的线C-C'截取的截面图。图24例示了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的平面图。图25例示了沿图24的线A-A'截取的截面图。具体实施方式图1例示了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的单元阵列的简化电路图。参照图1，根据本专利技术构思的一些示例实施例的三维半导体存储器装置可以包括由多个子单元阵列SCA组成的单元阵列。子单元阵列SCA可以沿第二方向D2布置。子单元阵列SCA的每一个可以包括多条位线BL、多条字线WL和多个存储器单元晶体管MCT。可以在一条字线WL和一条位线BL之间设置一个存储器单元晶体管MCT。位线BL可以是与衬底间隔开并设置在衬底上的导电图案(例如，金属线)。位线BL可以在第一方向D1上延伸。一个子单元阵列SCA中的位线BL可以在竖直方向(例如，第三方向D3)上彼此间隔开。字线WL可以是在垂直于衬底的方向(例如，第三方向D3)上延伸的导电图案(例如，金属线)。一个子单元阵列SCA中的字线WL可以在第一方向D1上彼此间隔开。存储器单元晶体管MCT的栅极可以连接到字线WL，并且存储器单元晶体管MCT的源极可以连接到位线BL。存储器单元晶体管MCT中的每一个可以包括数据存储元件DS。例如，数据存储元件DS可以是电容器，并且存储器单元晶体管MCT的漏极可以连接到该电容器。图2例示了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的立体图。参照图1和图2，衬底100上可设置有参照图1所讨论的多个子单元阵列SCA中的一个。衬底100可以是硅衬底、锗衬底或硅锗衬底。例如，衬底100上可设置有包括第一层L1、第二层L2和第三层L3的堆叠结构SS。堆叠结构SS的第一层L1、第二层L2和第三层L3可以间隔开并在竖直方向(例如，第三方向D3)上堆叠。第一层L1、第二层L2和第三层L3中的每一个可以包括多个半导体图案SP、多个数据存储元件DS、和位线BL。半导体图案SP可以具有在第二方向D2上延伸的线形形状、条形形状或柱形形状。例如，半导体图案SP可以包括硅、锗、硅锗或铟镓锌氧化物(IGZO)。半导体图案SP中的每一个可以包括沟道区CH、第一杂质区SD1和第二杂质区SD2。沟道区CH可以插入在第一杂质区SD1和第二杂质区SD2之间。沟道区CH可以对应于参照图1讨论的存储器单元晶体管MCT的沟道。第一杂质区SD1和第二杂质区SD2可以对应于参照图1讨论的存储器单元晶体管MCT的源极和漏极。第一杂质区SD1和第二杂质区SD2可以是半导体图案SP掺杂有杂质的区域。第一杂质区SD1和第二杂质区SD2可以具有n型或p型导电类型。第一杂质区SD1可以形成本文档来自技高网...

【技术保护点】
1.一种半导体存储器装置，包括：/n多个栅电极；和/n堆叠结构，其包括竖直堆叠在衬底上的多个层，所述多个栅电极竖直延伸，使得所述多个栅电极穿透所述堆叠结构，所述多个层中的每一层包括：/n多个半导体图案，其沿第一方向平行延伸，/n位线，其电连接到所述半导体图案并在第二方向上延伸，所述第二方向与所述第一方向相交，/n第一气隙，其位于所述多个层中的第一层的位线与所述多个层中的第二层的位线之间，以及/n数据存储元件，其电连接到所述半导体图案中的对应的一个半导体图案。/n

【技术特征摘要】
20180803 KR 10-2018-00906471.一种半导体存储器装置，包括：
多个栅电极；和
堆叠结构，其包括竖直堆叠在衬底上的多个层，所述多个栅电极竖直延伸，使得所述多个栅电极穿透所述堆叠结构，所述多个层中的每一层包括：
多个半导体图案，其沿第一方向平行延伸，
位线，其电连接到所述半导体图案并在第二方向上延伸，所述第二方向与所述第一方向相交，
第一气隙，其位于所述多个层中的第一层的位线与所述多个层中的第二层的位线之间，以及
数据存储元件，其电连接到所述半导体图案中的对应的一个半导体图案。


2.根据权利要求1所述的半导体存储器装置，其中，所述半导体图案中的每一个包括：
第一杂质区，其电连接到所述位线；
第二杂质区，其电连接到所述数据存储元件；和
沟道区，其与所述多个栅电极中的对应的一个栅电极相邻并插入在所述第一杂质区和所述第二杂质区之间。


3.根据权利要求1所述的半导体存储器装置，其中，所述数据存储元件包括：
第一电极，其电连接到所述半导体图案中的所述对应的一个半导体图案；
介电层，其覆盖所述第一电极；和
第二电极，其位于所述介电层上。


4.根据权利要求1所述的半导体存储器装置，其中，所述多个栅电极包括第一栅电极和第二栅电极，所述第一栅电极和所述第二栅电极均位于穿透所述堆叠结构的孔中，并且所述半导体存储器装置还包括：
第二气隙，其位于所述第一栅电极和所述第二栅电极之间。


5.根据权利要求1所述的半导体存储器装置，其中，所述多个栅电极包括第一栅电极和第二栅电极，所述第一栅电极和所述第二栅电极均位于穿透所述堆叠结构的孔中，并且所述半导体存储器装置还包括：
屏蔽线，其在所述第一栅电极和所述第二栅电极之间竖直延伸。


6.根据权利要求1所述的半导体存储器装置，其中，所述堆叠结构包括在所述第一方向上彼此相邻的第一堆叠结构和第二堆叠结构，并且所述半导体存储器装置还包括：
屏蔽线，其在所述第一堆叠结构的位线和所述第二堆叠结构的位线之间在所述第二方向上延伸。


7.根据权利要求1所述的半导体存储器装置，其中，所述位线位于所述多个半导体图案的顶表面上。


8.根据权利要求1所述的半导体存储器装置，其中，所述位线与所述多个半导体图案处于相同的水平高度处。


9.根据权利要求1所述的半导体存储器装置，其中，所述多个栅电极中的每一个与彼此竖直重叠的所述半导体图案的侧壁相邻地竖直延伸。


10.一种半导体存储器装置，包括：
堆叠结构，其包括在衬底上竖直堆叠的多个层，所述多个层中的每一个包括：
多个半导体图案，其沿第一方向平行延伸，
位线，其电连接到所述半导体图案并在第二方向上延伸，所述第二方向与所述第一方向相交，以及
数据存储元件，其电连接到所述半导体图案中的对应的一个半导体图案；
多个栅电极，其竖直延伸以穿透所述堆叠结构；和
结构，其位于所述多个层中的第一层的位线与所述多个层中的与所述第一层相邻的第二层的位线之间，使得所述结构减小所述位线中的相邻位线之间的耦合电容，所述结构包括第一气隙和第一屏蔽线中的一者。


11.根据权利要求10所述的半导体存储器装置，其中，所述多个半导体图案中的每一个包括：
第一杂质...

【专利技术属性】
技术研发人员：金熙中，李基硕，金根楠，黄有商，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR