存储器装置和系统、集成电路的制造方法制造方法及图纸

集成电路芯片的实施例包括集成在芯片中的组合处理核心和磁阻式随机存取存储器(MRAM)电路。MRAM电路包括多个MRAM单元。多个MRAM组织为多个存储器，包括高速缓存存储器、主存储器或工作存储器以及可选的二级储存存储器。高速缓存存储器包括多个高速缓存级别。本申请的实施例还涉及存储器装置和系统、集成电路的制造方法。

Manufacturing methods of memory devices, systems and integrated circuits

【技术实现步骤摘要】
存储器装置和系统、集成电路的制造方法
本专利技术一般地涉及半导体
，更具体地，涉及存储器装置和系统、集成电路的制造方法。
技术介绍
本专利技术一般地涉及计算系统和装置，诸如手机、个人计算设备、手表、电视机等。这种装置通常包括耦合至一个或多个存储器的一个或多个处理器，诸如，各个级别的高速缓存、主工作存储器和二级存储器。处理器通常在集成电路上实施并且可以包括并且可以包括一个或多个处理核心以及一个或多个二级高速缓存和三级高速缓存存储器。通常可以使用静态随机存取存储器(SRAM)来实施一级高速缓存、二级高速缓存和三级高速缓存。一级高速缓存通常具有纳秒以下的响应时间。二级高速缓存和三级高速缓存通常可以具有3至10纳秒的响应时间。处理器通常通过总线系统耦合至独立的主存储器或工作存储器。通常使用一个或多个DRAM芯片上的静态随机存取存储器(DRAM)来实施主存储器。DRAM通常可以具有10至30纳秒的响应时间。处理器、主存储器或这两者通常通过系统总线耦合至独立的二级或储存存储器。例如，储存存储器可以包括固态驱动器(SSD)、硬盘、闪存等或它们的各种组合。
技术实现思路
根据本专利技术的一方面，提供了一种存储器器件，包括：集成电路芯片；至少一个处理核心，集成在所述集成电路芯片中；以及至少一个磁阻式随机存取存储器(MRAM)电路，集成在所述集成电路芯片中并通信耦合至所述至少一个处理核心，所述至少一个磁阻式随机存取存储器电路包括多个磁阻式随机存取存储器单元，其中，所述至少一个磁阻式随机存取存储器电路在操作中实施：至少一个高速缓存存储器；以及至少一个主存储器。根据本专利技术的另一方面，提供了一种存储器系统，包括：集成电路芯片，所述集成电路芯片具有：处理核心，集成在所述集成电路芯片中；以及磁阻式随机存取存储器(MRAM)电路，集成在所述集成电路芯片中，所述磁阻式随机存取存储器电路包括多个磁阻式随机存取存储器单元，所述多个磁阻式随机存取存储器单元组织为包括至少一个高速缓存存储器和至少一个主存储器的多个磁阻式随机存取存储器；功能电路；以及系统总线，在操作中将所述功能电路通信耦合至所述集成电路芯片。根据本专利技术的又一方面，提供了一种制造集成电路的方法，包括：在衬底中形成集成电路芯片的一个或多个处理核心；以及在所述衬底中形成所述集成电路芯片的一个或多个磁阻式随机存取存储器(MRAM)阵列，所述一个或多个磁阻式随机存取存储器阵列组织为包括至少一个高速缓存存储器和至少一个主存储器的多个存储器。附图说明当结合附图进行阅读时，根据以下详细的描述来更好地理解本专利技术的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。图1示出了根据一些实施例的磁阻式随机存取存储器(MRAM)单元。图2示出了根据一些实施例的自旋转移矩磁阻式随机存取存储器(STT-MRAM)单元。图3示出了根据一些实施例的计算系统的功能框图。图4示出了根据一些实施例的计算系统的功能框图。图5示出了根据一些实施例的计算系统的功能框图。图6示出了根据一些实施例的制造集成电路的方法。图7至图12示出了根据一些实施例的制造工艺的各个阶段期间的集成电路的顶视图和截面图。具体实施方式本专利技术提供了许多不同的用于实施本专利技术的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本专利技术。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本专利技术可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。图1是形成在衬底120中的磁阻式随机存取存储器(MRAM)单元100的示例性实施例的简化功能框图。MRAM单元100包括通过遂穿阻挡层106分离的固定或钉扎磁性层102和自由磁性层104。钉扎磁性层102、自由磁性层104、和遂穿阻挡层(tunnelbarrier，又称隧道阻挡层)106形成磁性隧道结108。钉扎磁性层102的磁状态是固定的。自由磁性层104的磁状态是变化的以存储数据位。如图所示的，MRAM单元100耦合至位线110并耦合至控制电路112，该控制电路可以包括一个或多个晶体管114。例如，晶体管114可以包括一个或多个互补金属氧化物半导体(CMOS)晶体管。一些实施例可以不包括晶体管。控制电路112耦合至写字线116并耦合至读字线118。控制电路112基于位线110、写字线116和读字线118上的信号来控制MRAM单元100的读取和写入。通过将自由层104设置为相对于钉扎层102磁场对准来对MRAM单元100进行编程。MRAM单元100根据自由层104和钉扎层102的对准是平行的还是反向平行的而而在遂穿阻挡层106上具有不同电阻。电阻表示可以被感测以确定存储在MRAM单元中的值(例如，0或1)。可以采用电压或电流传感器技术。例如，恒定电流提供给MRAM单元和参考单元(未示出)，并且可以将MRAM单元100和参考单元上的电压进行比较，以确定存储在MRAM单元100中的值。MRAM单元100的电阻通常为高。MRAM固有地具有高阻抗性能，并且可以被设置为高阻抗器件而不需要添加高阻抗区块。对于非MRAM，为了实现高阻抗性能，高阻抗器件可能需要添加至该器件，从而除了消耗面积以外，还可能导致附加处理步骤。相反，实施各种存储器的MRAM可以提供高阻抗性能而没有独立阻抗区块，并且使用单个MRAM处理程序(其可能涉及多个处理步骤)来实施该MRAM。不需要采用使用独立处理程序的独立芯片上的独立存储器。因此，集成MRAM系统可以使用更简单的处理、更小的面积，并且具有更低的制造成本，并使用芯片之间的更少互连。图2是形成在衬底240中的具有反向连接的磁性隧道结202的自旋转移矩磁阻式随机存取存储器(STT-MRAM)单元200的示例性实施例的简化功能框图。MRAM单元200包括通过遂穿阻挡层208分离的固定和钉扎磁性层204和自由磁性层206。钉扎磁性层204、自由磁性层206和遂穿阻挡层208形成磁性隧道结202。钉扎磁性层204的磁状态是固定的。自由磁性层206的磁状态是变化的以存储数据位。如所示的，MRAM单元200耦合至位线210并耦合至控制晶体管212，如图所示，该控制晶体管包括通过接触件层216和金属层218耦合至自由层206的漏极区域214。晶体管212还包括通过接触件层224耦合至感测线222的源极区域220。晶体管212具有通过栅极绝缘层228与字线230分离的有源区域226。例如，晶体管212可以包括互补金属氧化物半导体(CMOS)晶体管。基于位线210、写入线230和感测线222上的信号来控制MRAM单元200的读取和写入本文档来自技高网...

【技术保护点】
1.一种存储器装置，包括：/n集成电路芯片；/n至少一个处理核心，集成在所述集成电路芯片中；以及/n至少一个磁阻式随机存取存储器(MRAM)电路，集成在所述集成电路芯片中并通信耦合至所述至少一个处理核心，所述至少一个磁阻式随机存取存储器电路包括多个磁阻式随机存取存储器单元，其中，所述至少一个磁阻式随机存取存储器电路在操作中实施：/n至少一个高速缓存存储器；以及/n至少一个主存储器。/n

【技术特征摘要】
20180628 US 62/691,498;20190207 US 16/270,4841.一种存储器装置，包括：
集成电路芯片；
至少一个处理核心，集成在所述集成电路芯片中；以及
至少一个磁阻式随机存取存储器(MRAM)电路，集成在所述集成电路芯片中并通信耦合至所述至少一个处理核心，所述至少一个磁阻式随机存取存储器电路包括多个磁阻式随机存取存储器单元，其中，所述至少一个磁阻式随机存取存储器电路在操作中实施：
至少一个高速缓存存储器；以及
至少一个主存储器。


2.根据权利要求1所述的装置，包括：
集成在所述集成电路芯片中的至少一个存储器管理电路。


3.根据权利要求2所述的装置，其中，所述至少一个存储器管理电路的至少一部分定位在所述至少一个磁阻式随机存取存储器电路的至少部分上。


4.根据权利要求2所述的装置，包括：
多组存储器控制线，耦合在所述至少一个存储器管理电路和至少一个磁阻式随机存取存储器电路的多个磁阻式随机存取存储器单元的相应单元组之间。


5.根据权利要求1所述的装置，其中，所述至少一个磁阻式随机存取存储器电路在操作中实施至少一个二级储存存储器。


...

【专利技术属性】
技术研发人员：林仲德，何彦忠，许秉诚，蔡瀚霆，姜慧如，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71