【技术实现步骤摘要】
一种PMOS晶体管、PMOS晶体管的制备方法及电子设备
本专利技术涉及半导体
，具体涉及一种PMOS晶体管，同时，还涉及一种PMOS晶体管的制备方法，以及一种电子设备。
技术介绍
随着技术的发展，集成电路中器件的集成化程度越来越高，导致晶片上的单个器件的尺寸也越来越小，而COMS（互补金属氧化物半导体）技术进入到16或14纳米及以下技术节点，源漏区接触电阻对器件性能的提升起着至关重要的作用。目前CMOS器件中的源漏接触大多采用Ti（钛）金属硅化物，由于Ti与p-SiGe（p型锗化硅）之间往往形成较高的肖特基势垒，故难以同时在NMOS（负极通道金属氧化物半导体）和PMOS（正极通道金属氧化物半导体）中形成低接触电阻率，而且，由于杂质B（硼）在锗硅源漏中的固浓度限制，相比NMOS来说，降低PMOS的接触电阻率更具挑战。
技术实现思路
为了克服现有PMOS晶体管中源漏区接触电阻率较高，导致器件性能差的技术问题，本专利技术提供了一种PMOS晶体管、PMOS晶体管的制备方法及电子设备。本专利技术所述的PMOS晶体管，包括：衬底，依次叠置在衬底上且彼此邻接的第一源/漏区、沟道区和第二源/漏区，围绕在沟道区的外围形成有栅堆叠；其中，在第一源/漏区和第二源/漏区上叠置有金属硅化物层，并在金属硅化物层上叠置有金属层；金属硅化物层与第一源/漏区、第二源/漏区之间形成的肖特基势垒低于金属层与第一源/漏区、第二源/漏区之间形成的肖特基势垒。优选地，金属硅化物层、第一源...
【技术保护点】
1.一种PMOS晶体管，其特征在于，包括：衬底，/n依次叠置在所述衬底上且彼此邻接的第一源/漏区、沟道区和第二源/漏区，围绕在所述沟道区的外围形成有栅堆叠；/n其中，在所述第一源/漏区和第二源/漏区上叠置有金属硅化物层，并在所述金属硅化物层上叠置有金属层；/n所述金属硅化物层与所述第一源/漏区、第二源/漏区之间形成的肖特基势垒低于所述金属层与所述第一源/漏区、第二源/漏区之间形成的肖特基势垒。/n
【技术特征摘要】
1.一种PMOS晶体管，其特征在于，包括：衬底，
依次叠置在所述衬底上且彼此邻接的第一源/漏区、沟道区和第二源/漏区，围绕在所述沟道区的外围形成有栅堆叠；
其中，在所述第一源/漏区和第二源/漏区上叠置有金属硅化物层，并在所述金属硅化物层上叠置有金属层；
所述金属硅化物层与所述第一源/漏区、第二源/漏区之间形成的肖特基势垒低于所述金属层与所述第一源/漏区、第二源/漏区之间形成的肖特基势垒。
2.根据权利要求1所述的PMOS晶体管，其特征在于，所述金属硅化物层、第一源/漏区和第二源/漏区内均掺杂有B，且所述金属硅化物层内B的分布浓度，与所述第一源/漏区和第二源/漏区内B的分布浓度不同。
3.根据权利要求2所述的PMOS晶体管，其特征在于，还包括间隔物，所述间隔物围绕在所述栅堆叠的外围；
氧化物隔层，所述氧化物隔层形成在所述衬底、间隔物上，所述氧化物隔层顶部叠置有所述金属层；
接触孔，所述接触孔由所述氧化物隔层的顶部向下延伸，并与所述第一源/漏区和第二源/漏区相对，所述接触孔的侧壁上沉积有所述金属层。
4.根据权利要求2所述的PMOS晶体管，其特征在于，还包括浅沟道隔离，所述浅沟道隔离嵌于所述衬底中，且位于所述第一源/漏区和第二源/漏区的外侧。
5.根据权利要求2所述的PMOS晶体管，其特征在于，所述金属硅化物层为Ni(Pt)SiGe。
6.根据权利要求2所述的PMOS晶体管，其特征在于，所述金属硅化物层的层厚为1至5纳米。
7.根据权利要求2所述的PMOS晶体管，其特征在于，所述金属层为Ti或TiN。
8.根据权利要求7所述的PMOS晶体管，其特征在于，所述金属层的层厚为5至10纳米。
9.根据权利要求2所述的PMOS晶体管，其特征在于，所述金属层包括第一金属层，以及叠置在所述第一金属层上的第二金属层，其中，所述第一金属层为Ti，所述第二金属层为TiN。
10.根据权利要求9所述的PMOS晶体管，其特征在于，所述第一金属层的层厚为5至10纳米，所述第二金属层的层厚为5至10纳米。
11.根据权利要求2所述的PMOS晶体管，其特征在于，所述栅堆叠包括高介电常数层和金属栅，由所述高介电常数层和所述金属栅叠加形成HKMG。
12.根据权利要求1所述的PMOS晶体管，其特征在于，所述第一源/漏区和第二源/漏区均为p-SiGe。
13.一种PMOS晶体管的制备方法，其特征在于，包括以下步骤：
提供衬底；
在所述衬底上形成栅堆叠，以及在所述栅堆叠的两侧分别形成第一源/漏区和第二源/漏区；
沉积第三金属层...
【专利技术属性】
技术研发人员：毛淑娟，罗军，许静，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11
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