一种用于监控SRAM存储阵列中上拉晶体管的测试结构及测试方法技术

本发明专利技术提供一种用于监控SRAM存储阵列中上拉晶体管的测试结构，包括长链式上拉晶体管组，所述长链式上拉晶体管组由位于所述长链式上拉晶体管组第一侧的多个上拉晶体管和位于与所述第一侧相对的第二侧的多个上拉晶体管组成，其中，位于同一侧的上拉晶体管并联，位于不同侧的上拉晶体管的源极和栅极顺序电连接，还包括第一焊盘、第二焊盘、第三焊盘和第四焊盘，所述第一焊盘与所述第一侧的多个上拉晶体管的漏极电连接；所述第二焊盘与所述第一侧的多个上拉晶体管的源极电连接；所述第三焊盘与所述第二侧的多个上拉晶体管的源极电连接；所述第四焊盘与所述第二侧的多个上拉晶体管的漏极电连接。通过本发明专利技术的测试结构，有效监控上拉晶体管的电性能。

【技术实现步骤摘要】

本专利技术涉及集成电路
，尤其涉及一种用于监控SRAM存储阵列上拉晶体管的测试结构及测试方法。
技术介绍
随着数字集成电路的不断发展，SRAM(Static Random Access Memory,静态随机存取存储器)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。随着芯片的工艺尺寸的不断缩小，如何控制MOS晶体管的波动对于维持SRAM良率越来越重要。—般的6T SRAM存储单元包括6个金属-氧化层半导体场效晶体管Metal-Oxide-Semiconductor Field-Effect Transistor, M0SFET)，分别是2 个上拉晶体管，2个下拉晶体管和2个传输晶体管，其中，上拉晶体管具有尺寸小、宽度小、对制程中波动变化敏感的特点。因此，有必要提出一种新的测试结构，以对SRAM存储阵列的上拉晶体管进行监控。
技术实现思路
针对现有技术的不足，本专利技术提供一种用于监控SRAM存储阵列中上拉晶体管的测试结构，包括:长链式上拉晶体管组，所述长链式上拉晶体管组由位于所述长链式上拉晶体管组第一侧的多个上拉晶体管和位于与所述第一侧相对的第二侧的多个上拉晶体管组成，其中，位于同一侧的上拉晶体管并联，位于不同侧的上拉晶体管的源极和栅极顺序电连接，还包括第一焊盘、第二焊盘、第三焊盘和第四焊盘，其中，所述第一焊盘与所述第一侧的多个上拉晶体管的漏极电连接；所述第二焊盘与所述第一侧的多个上拉晶体管的源极电连接；所述第三焊盘与所述第二侧的多个上拉晶体管的源极电连接；所述第四焊盘与所述第二侧的多个上拉晶体管的漏极电连接。进一步，所述第一焊盘、所述第二焊盘、所述第三焊盘和所述第四焊盘位于切割道内。进一步，通过多个矩形接触窗将所述第一焊盘与所述第一侧的多个上拉晶体管的漏极电连接；通过多个共享接触窗将所述第二焊盘与所述第一侧的多个上拉晶体管的源极电连接；通过多个共享接触窗将所述第三焊盘通过多个矩形接触窗与所述第二侧的多个上拉晶体管的源极电连接；通过多个共享接触窗将所述第四焊盘与所述第二侧的多个上拉晶体管的漏极电连接。进一步，所述第一侧的多个晶体管的个数为4或5个，所述第二侧的多个晶体管的个数为4或5个。进一步，所述测试结构布局取决于所述长链式上拉晶体管组的布局。本专利技术还提供一种基于上述测试结构的测试方法，所述测试方法适用于监控所述长链式上拉晶体管组的短路路径和漏电流和/或用于获得所述长链式上拉晶体管组的晶圆允收测试的数据。进一步，断开所述第一焊盘和所述第四焊盘，连接所述第二焊盘和所述第三焊盘来测试栅极是否短路。进一步，断开所述第二焊盘和所述第四焊盘，连接所述第一焊盘和所述第三焊盘测试栅极是否短路。进一步，断开所述第三焊盘和所述第四焊盘，连接所述第一焊盘和所述第二焊盘测试位于所述第一侧的多个上拉晶体管的源-漏路径是否短路。进一步，断开所述第一焊盘和所述第二焊盘，连接所述第三焊盘和所述第四焊盘测试位于所述第二侧的多个上拉晶体管的源-漏路径是否短路。进一步,所述晶圆允收测试的数据包括Idsat/Vt/1ff。进一步，将所述第一焊盘作为漏极，所述第二焊盘作为源极，所述第三焊盘作为栅极，对所述第一侧的多个上拉晶体管进行测试，获得所述晶圆允收测试的数据。进一步，将所述第四焊盘作为漏极，所述第三焊盘作为源极，所述第二焊盘作为栅极，对所述第二侧的多个上拉晶体管进行测试，获得所述晶圆允收测试的数据。进一步，计算所述晶圆允收测试的数据的平均值，用以监控所述第一侧和所述第二侧的上拉晶体管是否失配。综上所述，本专利技术的测试结构，其具有两个功能:一、可以用作测试上拉晶体管的漏电流、断开或短路路径的测试结构；二、可以用于测试上拉晶体管WAT数据(例如:Idsat/Vt/1ff)的测试结构。通过本专利技术的测试结构，有效监控上拉晶体管的电性能。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1为现有的一种6T SRAM存储阵列的布局图；图2为现有的一种SRAM存储阵列的布局图，其中左图为布局图，右图为对应左图方框中上拉晶体管的电路图；图3a为本专利技术实施例一中SRAM存储阵列的上拉晶体管的测试结构俯视图；图3b为本专利技术实施例一中SRAM存储阵列的上拉晶体管的测试电路图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。为了彻底理解本专利技术，将在下列的描述中提出详细的结构，以便阐释本专利技术的技术方案。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。图1示出了现有的6T SRAM存储单元的布局图，一般如果想要测量上拉晶体管PUl的电学性能，我们需要将上拉晶体管PUI的漏/源/栅极/体接触与切割道内不同的焊盘相连接。通过晶圆允收测试(Wafer Acceptance Test, WAT)获得上拉晶体管PUl的Idsat/Vt/1ff值。由于上拉晶体管尺寸小所测数据的波动性大，需要对样品Idsat/Vt/1ff的数据进行平均值计算。鉴于此，本专利技术提出了一种新的测试结构，以对SRAM存储阵列的上拉晶体管进行监控。实施例一下面，参照图2和图3a_3b来对本专利技术实施例的测试结构进行详细描述。如图2所示，现有的一种SRAM存储阵列的布局图，其中左图为布局图，右图为对应左图方框中上拉晶体管的电路图。多个SRAM存储单元按行和列排列成SRAM阵列。SRAM存储阵列形成于半导体基底上。半导体基底包括硅。或者基底包括锗、硅化锗或其他适合的半导体材料。半导体基底还可包括其他合适的特征和结构。在所述半导体基底内形成多个有源区，所述多个有源区彼此之间通过位于所述基底内的隔离结构实现互相绝缘。隔离结构经由合适的技术形成于半导体基底内。在一实施例中，隔离结构经由浅沟槽绝缘(STI)技术形成。在另一实施例中，隔离结构或者可经由硅局部氧化(LOCOS)技术形成。所述SRAM存储阵列还包括形成在多个有源区内的晶体管，例如多个上拉晶体管。SRAM存储阵列还包括第一金属层的互连布线。各种互连结构可用来耦合NOMS和PMOS晶体管以形成实际运作的SRAM存储阵列。在一个实例中，通过第一金属层互连布线将第一上拉晶体管PUl的源极和第二上拉晶体管PU2的栅极电连接在一起，通过第本文档来自技高网...

【技术保护点】
一种用于监控SRAM存储阵列中上拉晶体管的测试结构，包括长链式上拉晶体管组，所述长链式上拉晶体管组由位于所述长链式上拉晶体管组第一侧的多个上拉晶体管和位于与所述第一侧相对的第二侧的多个上拉晶体管组成，其中，位于同一侧的上拉晶体管并联，位于不同侧的上拉晶体管的源极和栅极顺序电连接，其特征在于，还包括第一焊盘、第二焊盘、第三焊盘和第四焊盘，其中，所述第一焊盘与所述第一侧的多个上拉晶体管的漏极电连接；所述第二焊盘与所述第一侧的多个上拉晶体管的源极电连接；所述第三焊盘与所述第二侧的多个上拉晶体管的源极电连接；所述第四焊盘与所述第二侧的多个上拉晶体管的漏极电连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：王楠，王媛，李煜，王颖倩，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31