一种低开关损耗的VDMOSFET制造技术

本实用新型专利技术属于半导体器件的制造技术领域，具体涉及一种低开关损耗的VDMOSFET。所述低开关损耗的VDMOSFET包括N型衬底，所述N型衬底上生长出N型外延层，所述N型外延层中设有P型体区，所述P型体区中设有N型源区，所述N型外延层上表面设有栅极氧化层，所述栅极氧化层上设有导电多晶硅层，所述导电多晶硅层中设有TEOS层，所述TEOS层与栅极氧化层相连；所述栅极氧化层和栅极氧化层外周包围有绝缘介质层。本实用新型专利技术能够能够使得栅极氧化层中部增厚，减小了G/D电容，即有效减小了Crss，Ciss也较少许多，意味着Qg的重要组成部分Qgd也会随之减小。

A low switching loss VDMOSFET

The utility model belongs to the technical field of semiconductor device manufacturing, in particular to a VDMOSFET with low switching loss. The VDMOSFET with low switching loss includes an n-type substrate on which an n-type epitaxial layer is grown. The n-type epitaxial layer is provided with a p-type body area, and the p-type body area is provided with an n-type source area. The upper surface of the n-type epitaxial layer is provided with a gate oxide layer, and the gate oxide layer is provided with a conductive polysilicon layer, and the conductive polysilicon layer is provided with a TEOS layer, and the TEOS layer is oxidized with the gate The gate oxide layer and the gate oxide layer are surrounded by an insulating medium layer. The utility model can thicken the middle part of the gate oxide layer, reduce the g / D capacitance, effectively reduce the CRSs and CISS, which means that the important component QGD of QG will also be reduced.

【技术实现步骤摘要】
一种低开关损耗的VDMOSFET
本技术属于半导体器件的制造
，具体涉及一种低开关损耗的VDMOSFET。
技术介绍
VDMOSFET(verticaldouble-diffusedMOSFET)是指垂直双扩散金属氧化物半导体场效应管。功率VDMOSFET器件栅极总充电电量Qg和电容量Ciss影响功率VDMOSFET器件的开关损耗，Qg越大，器件的开关损耗越大，Ciss越大，器件的开关损耗越大，传统功率VDMOSFET器件的栅极氧化层（5）的结构决定了器件在高频工作环境中的功率损耗较大。
技术实现思路
为了解决现有技术中存在的不足，本技术提供一种低开关损耗的VDMOSFET。本技术能够使得栅极氧化层中部增厚，减小了G/D电容，即有效减小了Crss，Ciss也较少许多，意味着Qg的重要组成部分Qgd也会随之减小。根据本技术提供的技术方案，一种低开关损耗的VDMOSFET，所述低开关损耗的VDMOSFET包括N型衬底，所述N型衬底上生长出N型外延层，所述N型外延层中设有P型体区，所述P型体区中设有N型源区，所述N型外延层上表面设有栅极氧化层，所述栅极氧化层上设有导电多晶硅层，所述导电多晶硅层中设有TEOS层，所述TEOS层与栅极氧化层相连；所述栅极氧化层和栅极氧化层外周包围有绝缘介质层。进一步地，所述TEOS层位于导电多晶硅层中部，并且与所述栅极氧化层的中部连接。进一步地，所述TEOS层的宽度范围：2-2.5um，所述TEOS层的高度范围：0.10-0.15um。进一步地，所述导电多晶硅层包括从下至上依次设置的第一多晶硅层和第二多晶硅层。进一步地，所述TEOS层上表面下凹，与所述TEOS层上表面相对应的所述第二多晶硅层上表面中部下凹。从以上所述可以看出，本技术提供的低开关损耗的VDMOSFET的与现有技术相比，具备以下优点：本技术导电多晶硅层相当于栅极，N型衬底相当于漏极，栅极和漏极之间的交叠区域电容Crss，是Ciss的重要组成部分，位于所述栅极氧化层中部的TEOS层能够使得栅极氧化层中部增厚，减小了G/D电容，即有效减小了Crss，Ciss也较少许多，意味着Qg的重要组成部分Qgd也会随之减小，以大幅度降低了VDMOSFET产品品质因数FOM（Ron*Qg），并且随着Ciss、Qg的降低，器件的开关损耗（高频环境下，器件的功率损耗主要考验的是产品电容Ciss及Qg参数）有效降低。附图说明图1为本技术的结构示意图。1.N型衬底，2.N型外延层，3.P型体区，4.N型源区，5.栅极氧化层，6.导电多晶硅层，610.第一多晶硅层，620.第二多晶硅层，7.TEOS层，8.绝缘介质层。具体实施方式为使本技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本技术进一步详细说明。其中相同的零部件用相同的附图标记表示。需要说明的是，下面描述中使用的词语“前”、“后”、“左”、“右”、“上”和“下”指的是附图中的方向。使用的词语“内”和“外”分别指的是朝向或远离特定部件几何中心的方向。本技术提供一种低开关损耗的VDMOSFET，如图1所示，所述低开关损耗的VDMOSFET包括：N型衬底1，所述N型衬底1上生长出N型外延层2，所述N型外延层2中设有P型体区3，所述P型体区3中设有N型源区4，所述N型外延层2上表面设有栅极氧化层5，所述栅极氧化层5上设有导电多晶硅层6，所述导电多晶硅层6中设有TEOS层7，所述TEOS层7与栅极氧化层5相连；所述栅极氧化层5和栅极氧化层5外周包围有绝缘介质层8和源极金属，所述源极金属分别与P型体区3和N型源区4接触。所述TEOS层7位于导电多晶硅层6中部，并且与所述栅极氧化层5的中部连接。所述导电多晶硅层6包括从下至上依次设置的第一多晶硅层610和第二多晶硅层620。所述TEOS层7上表面下凹，与所述TEOS层7上表面相对应的所述第二多晶硅层620上表面中部下凹。所述TEOS层7的宽度范围：2-2.5um，所述TEOS层7的高度范围：0.10-0.15um。可以理解的是，本技术导电多晶硅层6相当于栅极，N型衬底1相当于漏极，栅极和漏极之间的交叠区域电容Crss，是Ciss的重要组成部分，位于所述栅极氧化层5中部的TEOS层7能够使得栅极氧化层5中部增厚，减小了G/D电容，即有效减小了Crss，Ciss也较少许多，意味着Qg的重要组成部分Qgd也会随之减小，以大幅度降低了VDMOSFET产品品质因数FOM（Ron*Qg），并且随着Ciss、Qg的降低，器件的开关损耗（高频环境下，器件的功率损耗主要考验的是产品电容Ciss及Qg参数）有效降低。所属领域的普通技术人员应当理解：以上所述仅为本技术的具体实施例而已，并不用于限制本技术，凡在本技术的主旨之内，所做的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。本文档来自技高网...

【技术保护点】
1.一种低开关损耗的VDMOSFET，其特征在于，所述低开关损耗的VDMOSFET包括N型衬底（1），所述N型衬底（1）上生长出N型外延层（2），所述N型外延层（2）中设有P型体区（3），所述P型体区（3）中设有N型源区（4），所述N型外延层（2）上表面设有栅极氧化层（5），所述栅极氧化层（5）上设有导电多晶硅层（6），所述导电多晶硅层（6）中设有TEOS层（7），所述TEOS层（7）与栅极氧化层（5）相连；所述栅极氧化层（5）和栅极氧化层（5）外周包围有绝缘介质层（8）。/n

【技术特征摘要】
1.一种低开关损耗的VDMOSFET，其特征在于，所述低开关损耗的VDMOSFET包括N型衬底（1），所述N型衬底（1）上生长出N型外延层（2），所述N型外延层（2）中设有P型体区（3），所述P型体区（3）中设有N型源区（4），所述N型外延层（2）上表面设有栅极氧化层（5），所述栅极氧化层（5）上设有导电多晶硅层（6），所述导电多晶硅层（6）中设有TEOS层（7），所述TEOS层（7）与栅极氧化层（5）相连；所述栅极氧化层（5）和栅极氧化层（5）外周包围有绝缘介质层（8）。


2.如权利要求1所述的低开关损耗的VDMOSFET，其特征在于，所述TEOS层（7）位于导电多晶硅层（6）中部，并...

【专利技术属性】
技术研发人员：黄国民，王颖菲，张海涛，
申请(专利权)人：无锡紫光微电子有限公司，
类型：新型
国别省市：江苏;32