The invention provides a VDMOS with partial silicon carbide / silicon semiconductor material heterojunction and a manufacturing method thereof. The main feature of the heterojunction VDMOS device is to form a heterojunction on the epitaxial layer with a combination of silicon carbide material and silicon material, and to form an active region of the VDMOS device by silicon mature process. Compared with silicon carbide material, the interface quality between the thermal growth oxide layer and the silicon surface is better The higher the mobility of the inversion layer is, the higher the electric field in the gate oxide layer is, the higher the electric field peak is, the higher the breakdown voltage is, the higher the thermal conductivity of the silicon carbide semiconducting material is, the better the heat dissipation of the device is.
【技术实现步骤摘要】
具有部分碳化硅/硅半导体材料异质结的VDMOS及其制作方法
本专利技术涉及功率半导体器件领域,尤其涉及一种垂直双扩散金属氧化物场效应管及其制作方法。
技术介绍
全球能源需求的不断增长以及环境保护意识的逐步提升使得高效、节能产品成为市场发展的新趋势。电子产品的发展由于功率半导体器件的出现进入到了一个新的阶段。功率半导体器件,具有开关速度快、输入阻抗高、易驱动、不存在二次击穿的优点,垂直双扩散金属-氧化物半导体场效应晶体管(VDMOS)兼有双极晶体管和普通MOS器件的优点,无论是开关应用还是线形应用,VDMOS都是理想的功率器件,VDMOS主要应用于电机调速、逆变器、不间断电源、电子开关、高保真音响、汽车电器和电子镇流器等。
技术实现思路
本专利技术提出了一种具有部分碳化硅/硅半导体材料异质结的VDMOS及其制作方法,旨在进一步提高VDMOS的击穿电压,改善器件性能。本专利技术的技术方案如下:该具有部分碳化硅/硅半导体材料异质结的VDMOS,包括:N+型衬底;位于N+型衬底上表面的N型外延层;在N型外延层上部左、右两端区域分别形成的P型基区;P型基区中形成N+型源区和P+沟道衬底接触以及相应的沟道,其中N+型源区与沟道邻接,P+沟道衬底接触相对于N+型源区位于远离沟道的一侧;栅氧化层,位于N型外延层上表面中间区域,覆盖两处P型基区的沟道及其之间的区域;栅极,位于栅氧化层上表面;源极,覆盖P+沟道衬底接触与N+型源区相接区域的上表面;两处源 ...
【技术保护点】
1.具有部分碳化硅/硅半导体材料异质结的VDMOS,包括:/nN+型衬底(801);/n位于N+型衬底(801)上表面的N型外延层;/n在N型外延层上部左、右两端区域分别形成的P型基区(7);P型基区(7)中形成N+型源区(6)和P+沟道衬底接触(5)以及相应的沟道,其中N+型源区(6)与沟道邻接,P+沟道衬底接触(5)相对于N+型源区(6)位于远离沟道的一侧;/n栅氧化层(2),位于N型外延层上表面中间区域,覆盖两处P型基区(7)的沟道及其之间的区域;/n栅极(3),位于栅氧化层(2)上表面;/n源极,覆盖P+沟道衬底接触(5)与N+型源区(6)相接区域的上表面;两处源极(1、4)共接;/n漏极(9),位于所述N+型衬底(801)下表面;/n其特征在于:/n所述N+型衬底(801)采用碳化硅材料;/n所述N型外延层由两部分构成:一部分为两处N型碳化硅外延层(802),分别位于所述N+型衬底(801)上表面左、右两端区域;另一部分为N型硅外延层(803),为T字型结构,基于所述N+型衬底(801)上表面中间区域和两处N型碳化硅外延层(802)的上表面,并邻接所述两处N型碳化硅外延层(8 ...
【技术特征摘要】
1.具有部分碳化硅/硅半导体材料异质结的VDMOS,包括:
N+型衬底(801);
位于N+型衬底(801)上表面的N型外延层;
在N型外延层上部左、右两端区域分别形成的P型基区(7);P型基区(7)中形成N+型源区(6)和P+沟道衬底接触(5)以及相应的沟道,其中N+型源区(6)与沟道邻接,P+沟道衬底接触(5)相对于N+型源区(6)位于远离沟道的一侧;
栅氧化层(2),位于N型外延层上表面中间区域,覆盖两处P型基区(7)的沟道及其之间的区域;
栅极(3),位于栅氧化层(2)上表面;
源极,覆盖P+沟道衬底接触(5)与N+型源区(6)相接区域的上表面;两处源极(1、4)共接;
漏极(9),位于所述N+型衬底(801)下表面;
其特征在于:
所述N+型衬底(801)采用碳化硅材料;
所述N型外延层由两部分构成:一部分为两处N型碳化硅外延层(802),分别位于所述N+型衬底(801)上表面左、右两端区域;另一部分为N型硅外延层(803),为T字型结构,基于所述N+型衬底(801)上表面中间区域和两处N型碳化硅外延层(802)的上表面,并邻接所述两处N型碳化硅外延层(802)的内侧面;两处P型基区(7)相应形成于所述N型硅外延层(803)上部的左、右两端区域,P型基区(7)的纵向边界延伸入相应的N型碳化硅外延层(802)内,即P型基区与N型碳化硅外延层形成的PN结位于N型碳化硅外延层内,沟道仍位于N型硅外延层(803)中;
所述N型碳化硅外延层(802)的厚度和掺杂浓度由器件的耐压要求决定,N型碳化硅外延层(802)的掺杂浓度低于N+型衬底(801)的掺杂浓度。
2.根据权利要求1所述的具有部分碳化硅/硅半导体材料异质结的VDMOS,其特征在于:N型碳化硅外延层(802)的掺杂浓度比N+型衬底(801)的掺杂浓度小4-6个数量级。
3.根据权利要求1所述的具有部分碳化硅/硅半导体材料异质结的VDMOS,其特征在于:所述N型硅外延层(803)的掺杂浓度为1×1015~5×1015cm-3,所述N型碳化硅外延层(802)的掺杂浓度为1×1014~5×1014cm-3。
4.根据权利要求1所述的具有部分碳化硅/硅半导体材料异质结的VDMOS,其特征在于:所述P型基区(7)及其N+型源区(6)和P+沟道衬底接触(5)是采用离子注入技术形成的,相应的沟道是利用双扩散技术形成的。
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【专利技术属性】
技术研发人员:段宝兴,王夏萌,杨鑫,张一攀,杨银堂,
申请(专利权)人:西安电子科技大学,
类型:发明
国别省市:陕西;61
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