一种适用于单片集成的碳化硅LDMOS器件及其制造方法技术

本发明专利技术涉及功率半导体技术领域，公开了一种适合集成的碳化硅LDMOS器件及其制造方法。该器件包含N型高掺杂衬底，其上方依次为一P型外延隔离埋层，一N‑型轻掺杂漂移区。在漂移区顶部，分布有一P‑阱区，一P+基区，一N+源区，一P‑RESURF区和一N+漏区。其中，P+基区，N+源区位于P‑阱区内部。在P‑阱区和N+漏区之间为P‑RESURF区，紧贴N+漏区。漂移区之上为一栅氧化层，覆盖P‑阱区和N+源区嵌套形成的沟道区域以及P‑RESURF区。该新型碳化硅LDMOS器件具有高阻断电压、低导通电阻等特点，且其工艺与目前垂直结构碳化硅MOSFET完全兼容，便于制备碳化硅功率集成电路。同时该器件引入RESURF技术，提升器件击穿电压，降低器件导通电阻。

A silicon carbide LDMOS device suitable for monolithic integration and its manufacturing method

The invention relates to the technical field of power semiconductor, and discloses a silicon carbide LDMOS device suitable for integration and a manufacturing method thereof. The device consists of n-type highly doped substrate, above which is a p-type epitaxial isolation buried layer and a n \u2011 type lightly doped drift region. At the top of the drift region, there are one P \u2011 well region, one P + base region, one n + source region, one P \u2011 RESURF region and one n + drain region. The P + base region and N + source region are located in the P \u2011 well region. Between the P \u2011 trap area and the N + drain area is the P \u2011 RESURF area, which is close to the N + drain area. There is a gate oxide layer above the drift region, covering the channel region formed by nesting P \u2011 well region and N + source region and P \u2011 RESURF region. The new LDMOS device has the characteristics of high blocking voltage and low on resistance, and its process is fully compatible with the current vertical structure silicon carbide MOSFET, which is convenient for the preparation of silicon carbide power integrated circuit. At the same time, RESURF technology is introduced to improve the breakdown voltage and reduce the on resistance of the device.

【技术实现步骤摘要】
一种适用于单片集成的碳化硅LDMOS器件及其制造方法
本专利技术属于半导体功率器件
，具体涉及一种高压碳化硅LDMOS器件及制造方法。
技术介绍
碳化硅材料具有优良的材料特性，被认为是下一代功率半导体技术的核心材料，目前碳化硅JBS、MOSFET等器件已经被广泛的运用在新能源汽车，电能转换等诸多领域。然而在功率集成电路领域，碳化硅技术的应用仍较为少见，其主要原因是碳化硅的缺陷密度依然较大，以及合适的，便于集成的横向碳化硅器件仍然较为缺乏。LDMOS(横向双扩散金属氧化物场效应晶体管)具有增益高，线性范围宽，失真小，便于集成等优点，被广泛的应用于功率集成电路领域。与垂直结构器件一样，击穿电压和导通电阻间的矛盾是功率LDMOS器件最主要的矛盾，碳化硅材料的应用可以大幅缓解这一矛盾，但也会带来诸如高界面态密度等诸多问题。通常硅集成电路中所使用的LDMOS器件均使用P型衬底或SOI硅衬底，而对于碳化硅材料而言，P型衬底极其难制备，半绝缘衬底的价格也比较高。因此开发新型的N型高掺杂衬底碳化硅LDMOS器件是发展碳化硅集成电路必不可少的一环。RESURF技术是一种利用P型区域辅助耗尽N型漂移区，使得漂移区中杂质电离电荷被二维共享，避免电力线朝主结表面处汇集从而降低器件表面电场尖峰，提升器件击穿电压。同时可以提高器件漂移区掺杂浓度，降低导通电阻。通过在LDMOS器件中引入RESURF技术，能够大幅提升器件综合性能。
技术实现思路
(一)要解决的技术问题本专利技术的目的是针对碳化硅材料特点，提供一种适合单片集成的横向碳化硅LDMOS器件结构及制备方法。该新型碳化硅LDMOS器件具有高阻断电压、低导通电阻等特点，且其工艺与目前垂直结构碳化硅MOSFET完全兼容，便于制备碳化硅功率集成电路。同时该器件引入RESURF技术，提升器件击穿电压，降低器件导通电阻。(二)技术方案本专利技术的技术方案综合考虑材料特性、工艺难度、器件性能和成本等方面，提供一种适用于单片集成的碳化硅LDMOS器件结构。图1为该器件结构。该结构包含一N型高掺杂衬底1，其上方依次为一P型外延隔离埋层2，一N-型轻掺杂漂移区3。在漂移区3顶部，分布有一P-阱区4，一P+基区5，一N+源区6，一P-RESURF区8和一N+漏区7。其中，P+基区5，N+源区6位于P-阱区4内部，N+漏区和P-阱区之间有一定宽度的间隔，其间隔宽度取决于器件设计中设定的阻断电压。在P-阱区和N+漏区之间为P-RESURF区8，紧贴N+漏区7。漂移区3之上为一栅氧化层11，覆盖P-阱区4和N+源区6嵌套形成的沟道区域以及P-RESURF区8。P+基区5和N源区6上方为源电极9，栅氧化层11上方为栅电极12，N+漏区7上方为漏电极10。器件两侧通过深入埋层的隔离槽13实现隔离。本专利技术的另一方面，提出了一种制备该碳化硅LDMOS器件的基本工艺流程，包括以下步骤：S1：在N+型碳化硅衬底1上依次外延P型埋层2，N-漂移区3。S2：在N-漂移区3顶部离子注入形成P-阱区4。一次离子注入同时形成N+源区6和N+漏区7，再离子注入形成P+基区5和P-RESURF区8，并进行离子注入激活退火。S3：刻蚀隔离槽13，并回填隔离介质。S4：氧化形成栅氧化层，并在NO环境下进行栅氧化层退火，沉积并刻蚀多晶硅栅电极12。刻蚀栅氧化层电极开口，溅射金属形成源电极9、漏电极10。(三)有益效果本专利技术设计了一种碳化硅LDMOS器件结构，该器件与现有碳化硅垂直结构工艺完全兼容，采用商业化的碳化硅N+衬底，成本较为低廉，十分便于作为碳化硅集成电路的基础元器件。器件使用较薄的外延层，引入P-RESURF区和P型埋层区，阻断大电压同时具有较低的导通电阻。器件使用较薄的外延层便能实现高阻断电压，且其导通电流密度较大，具有极好的器件综合性能。附图说明图1为本专利技术的碳化硅LDMOS器件结构图；图2为本专利技术的碳化硅LDMOS器件输出特性曲线；图3为本专利技术的碳化硅LDMOS器件工艺流程图；图4为本专利技术实施例所提供的器件制备工艺步骤S1示意图；图5为本专利技术实施例所提供的器件制备工艺步骤S2示意图；图6为本专利技术实施例所提供的器件制备工艺步骤S3示意图；图7为本专利技术实施例所提供的器件制备工艺步骤S4示意图；图8为本专利技术实施例2所提供的器件结构图；图9为本专利技术实施例3所提供的器件结构图具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术作进一步的详细说明。实施例1：本专利技术实施例的一方面提供了一种碳化硅LDMOS器件结构，图1为本专利技术的碳化硅LDMOS器件结构示意图。如图1所示，该器件结构包含一N型高掺杂衬底1，其上方依次为一P型外延隔离埋层2，一N-型轻掺杂漂移区3。在漂移区3顶部，分布有一P-阱区4，一P+基区5，一N+源区6，一P-RESURF区8和一N+漏区7。其中，P+基区5，N+源区6位于P-阱区4内部，N+漏区和P-阱区之间有一定宽度的间隔，其间隔宽度取决于器件设计中设定的阻断电压。在P-阱区和N+漏区之间为P-RESURF区8，紧贴N+漏区7。漂移区3之上为一栅氧化层11，覆盖P-阱区4和N+源区6嵌套形成的沟道区域以及P-RESURF区8。P+基区5和N源区6上方为源电极9，栅氧化层11上方为栅电极12，N+漏区7上方为漏电极10。器件两侧通过深入埋层的隔离槽13实现隔离。所述结构可以和垂直结构的碳化硅VDMOSFET器件同步制备工艺完全兼容。在本实施例中，优选的，所述N型高掺杂衬底1为大规模商业化的碳化硅N型高掺衬底，其掺杂浓度为1×1018cm-3至1×1021cm-3。所述P型埋层2的厚度为2μm至10μm，掺杂浓度1×1014cm-3至1×1016cm-3。所述N-漂移区3的作用为导通状态下导通电流，阻断状态形成耗尽区承载电压，其厚度1μm至30μm，掺杂浓度2×1014cm-3至1×1016cm-3。在本实施例中，优选的，所述P-阱区掺杂浓度为2×1017cm-3至2×1018cm-3，深度为0.6μm至1μm。P-阱区内部的P+基区5和N+源区6掺杂浓度均为1×1018cm-3至5×1019cm-3，深度为0.2μm至0.4μm。N+漏区7与N+源区6可以通过离子注入同时形成，因此具有相同的掺杂浓度和深度。N+漏区7和P-阱区4之间的间距取决于器件所需要阻断的电压，可选的，其间距为5μm至100μm。在本实施例中，优选的，所述P-RESURF区8紧贴N+漏区7，且与P-阱区4有一定的间隔，可选的，间隔宽度为1μm至50μm。其掺杂浓度为1×1016cm-3至1×1018cm-3，深度为0.2μm至0.4μm。所述源电极9同时与P+基区5和N+源区6实现欧姆接触，漏电极10与N+漏区实现欧姆接触。可选的，源本文档来自技高网...

【技术保护点】
1.一种适用于单片集成的碳化硅LDMOS器件，其特征在于，包含一N型高掺杂衬底1，其上方依次为一P型外延隔离埋层2，一N-型轻掺杂漂移区3。在漂移区3顶部，分布有一P-阱区4，一P+基区5，一N+源区6，一P-RESURF区8和一N+漏区7。其中，P+基区5，N+源区6位于P-阱区4内部，N+漏区和P-阱区之间有一定宽度的间隔，其间隔宽度取决于器件设计中设定的阻断电压。在P-阱区和N+漏区之间为P-RESURF区8，紧贴N+漏区7。漂移区3之上为一栅氧化层11，覆盖P-阱区4和N+源区6嵌套形成的沟道区域以及P-RESURF区8。P+基区5和N源区6上方为源电极9，栅氧化层11上方为栅电极12，N+漏区7上方为漏电极10。器件两侧通过深入埋层的隔离槽13实现隔离。/n

【技术特征摘要】
1.一种适用于单片集成的碳化硅LDMOS器件，其特征在于，包含一N型高掺杂衬底1，其上方依次为一P型外延隔离埋层2，一N-型轻掺杂漂移区3。在漂移区3顶部，分布有一P-阱区4，一P+基区5，一N+源区6，一P-RESURF区8和一N+漏区7。其中，P+基区5，N+源区6位于P-阱区4内部，N+漏区和P-阱区之间有一定宽度的间隔，其间隔宽度取决于器件设计中设定的阻断电压。在P-阱区和N+漏区之间为P-RESURF区8，紧贴N+漏区7。漂移区3之上为一栅氧化层11，覆盖P-阱区4和N+源区6嵌套形成的沟道区域以及P-RESURF区8。P+基区5和N源区6上方为源电极9，栅氧化层11上方为栅电极12，N+漏区7上方为漏电极10。器件两侧通过深入埋层的隔离槽13实现隔离。


2.根据权利要求1所述的碳化硅LDMOS器件，其特征在于，所述N型高掺杂衬底1为大规模商业化的碳化硅N型高掺衬底，其掺杂浓度为1×1018cm-3至1×1021cm-3。所述P型埋层2的厚度为2μm至10μm，掺杂浓度1×1014cm-3至1×1016cm-3。所述N-漂移区3的作用为导通状态下导通电流，阻断状态形成耗尽区承载电压，其厚度1μm至30μm，掺杂浓度2×1014cm-3至1×1016cm-3。


3.根据权利要求1所述的碳化硅LDMOS器件，其特征在于，所述P-阱区掺杂浓度为2×1017cm-3至2×1018cm-3，深度为0.6μm至1μm。P-阱区内部的P+基区5和N+源区6掺杂浓度均为1×1018cm-3至5×1019cm-3，深度为0.2μm至0.4μm。N+漏区7与N+源区6可以通过离子注入同时形成，因此具有相同的掺杂浓度和深度。N+漏区7和P-阱区4之间的间距取决于器件所需要阻断的电压，可选的，其间距为5μm至100μm。


4.根据权利要求1所述的碳化硅LDMOS器件，其特征在于，所述P-RESURF区8紧贴N+漏区7，且与P-阱区...

【专利技术属性】
技术研发人员：温正欣，叶怀宇，张国旗，
申请(专利权)人：深圳第三代半导体研究院，
类型：发明
国别省市：广东;44