一种支持宽频率范围的双向自适应时钟电路制造技术

本发明专利技术公开了一种支持宽频率范围的双向自适应时钟电路，属于基本电子电路的技术领域。该电路由相位时钟生成模块、相位时钟选择模块、自适应时钟拉伸或压缩量调节模块以及控制模块组成。自适应时钟拉伸或压缩量调节模块能够实时监测芯片中关键路径的延时信息，并将该信息反馈到控制模块中。控制模块在接收到时钟拉伸或压缩使能信号以及拉伸或压缩尺度信号之后，从相位时钟生成模块产生的时钟中选择目标相位时钟，在当周期内完成对自适应时钟的快速调节。本发明专利技术不需要复杂的门器件，结构稳定，功耗面积代价小，受PVT环境的影响较小，电路结构精简，电路实现简单，工作频率宽，响应时间快，适合应用在基于在线时序监测的自适应电压频率调节电路。

【技术实现步骤摘要】
一种支持宽频率范围的双向自适应时钟电路
本专利技术涉及一种支持宽频率范围的双向自适应时钟电路，利用数字逻辑实现，属于基本电子电路的

技术介绍
随着集成电路工艺水平的不断提升，降低功耗成为了与性能提升同等重要的问题，因此，高性能和低功耗便成为了芯片设计质量的重要衡量指标，由于两者的相互制约性，通常使用能效来表征芯片设计质量的优劣，高能效是设计人员在不断努力追求的目标。然而，电路设计在制造过程以及使用环境中都有很大的不确定性，存在着PVT（Process,Voltage,Temperature）偏差，包括工艺偏差、电压波动、温度变化等，对芯片的正常工作有较大的影响。因此，为了确保芯片在复杂的外界环境中都能够正常运行工作，通常在设计电路过程中预留足够的时序余量以保证芯片在“最差情况”中能正常工作。由于这些不利的时序偏差实际上很难同时发生或根本不会发生，预留过多的时序余量显然造成了性能和功耗浪费，因而严重降低了芯片的能效。自适应电压调节技术是一种十分有效的减少PVT时序余量的技术方法，通过利用监测单元来监测电路的时序信息，根据反馈的时序信息进行自适应电压调节。通过使用AVS技术可以减少甚至完全去除PVT时序余量，从而提升电路的能效。以经典的在线时序监测单元Razor为例，该电路主要由一个触发器、一个高电平透明的锁存器、一个异或门以及一个数据选择器组成。当时序正常时，数据路径延时长度满足触发器的建立时间要求，触发器和锁存器采样的值相同；当时序错误时，锁存器由于其在时钟高电平处于透明阶段，能够正确采样到数据，而触发器则因为数据到达时间太晚或短路径问题而无法采样正确的值。在检测到电路时序出错后，系统开始进入数据恢复纠错阶段，并在下一个周期重新将锁存器采样到的正确的值通过数据选择器传送到触发器，保证系统数据正确。利用在线时序监测方法，检测片上时序监测单元反映的信息，便可以得到当前电路运行过程中的时序情况。系统可以根据监测单元反馈的时序监测信息对目标电路进行相应的电压调节，以实现芯片的高能效设计。当芯片数据出现错误时，表明当前电路出现时序违约的情况，此时，芯片的时序余量较小，为了保证芯片工作正常，需要对当前时钟进行快速拉伸操作（即降频）以提高时序余量。当芯片的时序余量较大时，也可以通过对时钟进行合理的压缩操作降低时序余量，提高芯片性能，降低功耗。当前已公布的时钟拉伸方法主要是时钟分频、DLL和PLL配置。分频的方法可以实现立即降频，但是降频往往无法实现细粒度操作，对时钟进行整数倍分频使得芯片频率降低的幅度较大，工作性能大大降低。使用DLL可以产生多个相位时钟，利用快速偏差检测模块来检测是否有快速偏差产生，再通过在不同相位时钟之间进行切换，利用相位时钟之间的相位差以实现对时钟周期的快速改变，但基于DLL的方法响应时间长，功耗面积代价大，无法适应低频，有一定的局限性。此外，使用PLL动态配置的方法虽然可以实现比较小范围的快速频率调节，但适用频率高，设计复杂度高，通用性不强，不适用于低代价的嵌入式芯片应用。
技术实现思路
本专利技术的专利技术目的是针对上述
技术介绍
的不足，提供了一种响应时间更快，拉伸尺度更细的双向自适应时钟电路，并可以根据当前工作条件自适应的调节时钟的拉伸或压缩量，从而可以最大限度的减少时序余量。本专利技术根据时序监测单元反馈的电路延时信息，在控制信号下对时钟进行细粒度的快速拉伸或压缩操作，实现代价小，电路结构完善，实现了宽频率范围内时钟信号高精度拉伸或压缩的细粒度操作，解决了现有时钟信号电路需要牺牲一定的精度代价来换取面积代价且支持的频率调节范围较窄的技术问题。本专利技术为实现上述专利技术目的采用如下技术方案：一种支持宽频率范围的双向自适应时钟电路包括：相位时钟生成模块，利用系统时钟产生N个相位互不相同的时钟，N为大于1的整数；相位时钟选择模块，根据自适应时钟选择控制信号，从系统时钟及N个相位时钟中选择合适的目标相位时钟输出，实现在当周期内对系统时钟进行拉伸或压缩的操作；自适应时钟拉伸或压缩量调节电路模块，实时监测芯片中延时单元的延时信息，并将该信息反馈到控制模块；控制模块，根据自适应时钟拉伸或压缩量调节电路模块反馈的延时信息，产生自适应时钟选择控制信号。优选地，所述自适应时钟拉伸或压缩量调节电路模块包括：一二分频电路，利用D触发器对该模块输入自适应时钟clk_out进行二分频，得到分频时钟；一复制关键路径模块，由多级组合逻辑门串联而成，用于模拟关键路径延时信息；一监测单元组电路，由N/2个监测单元(TransitionDetector,TD)和N/2个高电平透明的锁存器组成，用于监测当前电路的延时信息，指导时钟拉伸或压缩量的选择；一二选一数据选择器电路，根据电路时序紧张与否，选择对当前系统时钟进行拉伸或压缩，控制所述监测单元组的输入信号为在线时序监测单元提供的时序预警信号或者复制关键路径的延时信号，由此获得当前电路延时信息并传递给控制模块。优选地，所述相位时钟生成模块包括：一双延迟线结构相位时钟产生电路，包含两条延迟线，第一条延迟线为快速延迟线，延时较短，支持产生高频的相位时钟；第二条延迟线为慢速延迟线，延时较长，支持产生低频的相位时钟。每一条延迟线由N/2级延时单元串联而成，每一级延时单元后接一级反相器产生反相时钟信号，共产生N个相位互不相同的时钟。所述的双延迟线结构由二选一M数据选择器控制，同一时刻只有一条延迟线工作。快速和慢速延迟线的区别在于单级延时单元使用了不同数量的基本单元。其中，快速延迟线的延时单元的数量比慢速延迟线的延时单元多，因此其延迟时间更小。一时间数字转换器(Time-Digital-Converter,TDC)电路，利用相位时钟产生电路产生的M个相位时钟检测延迟线信息，M小于等于N/2，。系统上电后，该TDC电路默认检测快速延迟线的延时情况。若TDC电路的M个输出值包含0和1，即频率符合快速延迟线要求，保持使用当前快速延迟线产生相位时钟；若TDC电路的M个输出值仅包含0，即频率不符合快速延迟线要求，则切换到慢速延迟线产生相位时钟。另一优选地，所述相位时钟选择模块包括：一相位时钟接收电路，包含N个低电平透明的锁存器和N个与门，用于正确地接收来自所述控制模块的自适应时钟选择控制信号。N位自适应时钟选择控制信号分别作为N个锁存器的数据输入信号，N个相位时钟分别作为N个锁存器的时钟输入信号，与对应的控制信号进行同步处理，N个锁存器的数据输出信号与其时钟输入信号分别通过与门进行与操作；一N输入或门电路，用于选择并输出目标相位时钟clk_out。本专利技术采用上述技术方案，具有以下有益效果：（1）本专利技术公开的双向自适应时钟电路能够支持宽频率范围的调节，采用双延迟线结构实现相位时钟生成模块可以适应不同频率范围的要求，每条延迟线具有不同的最小单位延时精度，其中，一条延迟线只在较高的频率下工作，而另一条延迟线则只在较低频率下工作，再结合TDC电路判断延迟线延时信息，根据系统需要切换合适的延迟线产生相位时钟，为使得相位时钟稳定，本专利技术将整个自适应时钟电路置于固定的高电压域中而非可变电压域，以避免低电压带来的快速偏差对电路性能的影响。（2）本专利技术公开的双向自适应时钟电路可根据当前工作条件自适应的调节时钟的拉伸或压本文档来自技高网...

【技术保护点】
1.一种支持宽频率范围的双向自适应时钟电路，其特征在于，包括：相位时钟生成模块，其输入端接系统时钟，产生N个相位互不相同的延时时钟信号，N为大于1的整数，自适应时钟拉伸或压缩量调节电路模块，其输入端接收芯片发出的时序预警信号或芯片关键路径的延时信息，并接收相位时钟生产模块输出的N个相位互不相同的延时时钟信号，实时监测芯片的时序余量或时序违约值，根据N个相位互不相同的延时时钟信号对芯片的时序余量展宽后输出拉伸尺度信号，或者，根据N个相位互不相同的延时时钟信号对时序违约值展宽后输出压缩尺度信号，控制模块，其输入端接收自适应时钟拉伸或压缩量调节电路模块输出的拉伸或压缩尺度信号，产生自适应时钟选择控制信号，及，相位时钟选择模块，其输入端接收自适应时钟选择控制信号和N个相位互不相同的延时时钟信号，从N个相位互不相同的延时时钟信号中选择目标相位时钟信号输出。

【技术特征摘要】
1.一种支持宽频率范围的双向自适应时钟电路，其特征在于，包括：相位时钟生成模块，其输入端接系统时钟，产生N个相位互不相同的延时时钟信号，N为大于1的整数，自适应时钟拉伸或压缩量调节电路模块，其输入端接收芯片发出的时序预警信号或芯片关键路径的延时信息，并接收相位时钟生产模块输出的N个相位互不相同的延时时钟信号，实时监测芯片的时序余量或时序违约值，根据N个相位互不相同的延时时钟信号对芯片的时序余量展宽后输出拉伸尺度信号，或者，根据N个相位互不相同的延时时钟信号对时序违约值展宽后输出压缩尺度信号，控制模块，其输入端接收自适应时钟拉伸或压缩量调节电路模块输出的拉伸或压缩尺度信号，产生自适应时钟选择控制信号，及，相位时钟选择模块，其输入端接收自适应时钟选择控制信号和N个相位互不相同的延时时钟信号，从N个相位互不相同的延时时钟信号中选择目标相位时钟信号输出。2.根据权利要求1所述的一种支持宽频率范围的双向自适应时钟电路，其特征在于，所述相位时钟生成模块包括：双延迟线结构的相位时钟产生电路，包含一条快速延迟线和一条慢速延迟线，每一条延迟线均由N/2级延时单元串联而成，每一级延时单元后接一级反相器产生反相时钟信号，各条延迟线上同一级延时单元输出信号经反相处理后输入至与门器件经过与运算得到当前一级延时单元产生的时钟信号φ[1]-φ[N/2]，各条延迟线上同一级延时单元输出信号经反相处理后输入至或门器件经过或运算得到当前一级延时单元产生的反向时钟信号φ[N/2+1]-φ[N]，共产生N个相位互不相同的延时时钟信号，两条延迟线的首端均接有以系统时钟信号和电源信号为输入信号的二选一数据选择器，两个二选一数据选择器的地址信号输入端接同一时刻只有一条延迟线工作的配置信号，及，时间数字转换器电路，包含M个检测延迟线信息的D触发器，M个D触发器均以系统时钟信号为时钟输入，M个D触发器的输入端分别接同一条延迟线产生的M个时钟信号，在当前系统时钟频率符合快速延迟线要求时向两条延迟线的首端的二选一数据选择器输入快速延迟线工作而慢速延迟线不工作的配置信号，在当前系统时钟频率符合慢速延迟线要求时向两条延迟线的首端的二选一数据选择器输入慢速延迟线工作而快速延迟线不工作的配置信号，M小于或等于N/2。3.根据权利要求1所述的一种支持宽频率范围的双向自适应时钟电路，其特征在于，所述相位时钟选择模块包括：相位时钟接收电路，用于正确地接收来自所述控制模块的自适应时钟选择控制信号...

【专利技术属性】
技术研发人员：单伟伟，陆旻熠，万亮，时龙兴，
申请(专利权)人：东南大学，
类型：发明
国别省市：江苏,32