一种延时电路制造技术

本发明专利技术公开了一种延时电路，包括：N‑1个顺次连接的延时单元、N个逻辑与门、M—N线译码器以及1个逻辑或门；输入信号输入到N‑1个延时单元中第一延时单元的输入端及第一逻辑与门的第一输入端，N‑1个延时单元中的第i延时单元的输出端连接到第i+1延时单元的输入端及N个逻辑与门中第i+1逻辑与门的第一输入端，N‑1个延时单元中第N‑1延时单元的输出端与所述N个逻辑与门中第N逻辑与门的第一输入端连接；N个逻辑与门中第L逻辑与门的第二输入端与M—N线译码器的第L输出端连接，N个逻辑与门的输出端与逻辑或门的N个输入端依次一对一连接。采用本发明专利技术的延时电路能够产生具有不同延时时间且延时精度高的延时信号。

A delay circuit

The invention discloses a delay circuit, which comprises: N_1 sequentially connected delay unit, N logic and gates, M-N line decoder and 1 logic or gate; input signal is input to the input end of the first delay unit and the first input end of the first logic and gate in the N_1 delay unit; and the I delay in the N_1 delay unit. The output of the unit is connected to the input of the i+1 delay unit and the first input of the i+1 logic and gate in the N logic and gate, the output of the N_1 delay unit in the N_1 delay unit and the first input of the N logic and gate in the N logic and gate, and the second input of the L logic and gate in the N logic and gate. Connecting with the L output of M-N line decoder, the N output of logic and gate and the N input of logic or gate are connected one-to-one in turn. The delay circuit of the invention can produce delay signals with different delay times and high delay accuracy.

【技术实现步骤摘要】
一种延时电路
本专利技术涉及数字电路信号处理
，尤其涉及一种延时电路。
技术介绍
延时电路作为信号处理中的关键电路，被广泛应用于变频控制、自动测控、相控雷达、电子对抗等场合。在对测控系统进行仿真或测试的过程中，通常需要延时电路产生具有不同延时时间的延时信号。现有的延时电路分为数字延时电路和模拟延时电路，其中，数字延时电路通常通过控制计数器的模来控制延时时间，模拟延时电路则让信号沿导体传播，通过控制导体的长度来控制延时时间。但是，由于数字延时电路中计数器受计数频率的限制；而模拟延时电路受导体体积限制，使得延时电路的延时时间范围及选择受限。因而，现有的延时电路无法通过一个延时电路产生具有不同延时时间且延时精度高的延时信号，来满足测控系统中仿真或测试的要求。
技术实现思路
针对上述问题，本专利技术的一种延时电路，能够产生具有不同延时时间且延时精度高的延时信号，可有效地满足测控系统中仿真或测试的要求。为解决上述技术问题，本专利技术的一种延时电路，包括：N-1个顺次连接的延时单元，每个延时单元具有输入端和输出端，每个延时单元具有K种延时时间；N＝2M，M≥1，且M为整数；K为整数；N个逻辑与门，每个逻辑与门具有第一输入端、第二输入端和输出端；M－N线译码器，具有M个输入端及N个输出端；所述M个输入端用于输入M位二进制数码；1个逻辑或门，具有N个输入端和1个输出端；其中，输入信号输入到N-1个延时单元中第一延时单元的输入端及第一逻辑与门的第一输入端，所述N-1个延时单元中的第i延时单元的输出端连接到第i+1延时单元的输入端及所述N个逻辑与门中第i+1逻辑与门的第一输入端，1≤i≤N-2，且i为整数，所述N-1个延时单元中第N-1延时单元的输出端与所述N个逻辑与门中第N逻辑与门的第一输入端连接；所述N个逻辑与门中第L逻辑与门的第二输入端与所述M－N线译码器的第L输出端连接，所述N个逻辑与门的输出端与所述逻辑或门的N个输入端依次一对一连接，1≤L≤N，且L为整数；所述逻辑或门的输出端用于信号输出。与现有技术相比，本专利技术的延时电路采用N-1个顺次连接的延时单元来产生延时时间，延时时间的范围大，能使输入信号生成N-1种延时信号；并将输入信号和N-1种延时信号依次一对一输入至N个逻辑与门，结合M－N线译码器对N个逻辑与门的控制，经逻辑或门输出输入信号或N-1种延时信号中的任意一种，可有效实现通过一个延时电路产生具有不同延时时间的延时信号；而且，由于N-1种延时信号中的延时时间由延时单元产生，使得延时电路具有较高的延时精度和更多的延时时间的选择；另外，因为延时信号的输出可通过控制M－N线译码器的M个输入端输入不同的M位二进制数码来实现，提高了对延时信号的延时时间调整的灵活性和便捷性。作为上述方案的改进，所述延时单元包括：1对K路模拟开关，具有1个输入端、K个输出端和J个选通控制端，所述J个选通控制端用于输入J位二进制数码以控制所述1对K路模拟开关中开关的选通，K＝2J，J≥1，且J为整数；K个延时子电路；其中，所述K个输出端中的第s输出端与所述K个延时子电路中的第s延时子电路连接，所述第s延时子电路的输出端输出延时后的信号；1≤s≤K，且s为整数。作为上述方案的改进，所述延时子电路包括：K个电阻和1个电容；所述K个电阻中第s电阻的第一端与所述第s输出端连接，所述所有K个电阻的第二端与所述电容的第一端连接，所述电容的第二端接地，所述K个电阻中的任一电阻和所述电容的连接点为所述延时子电路的输出端。作为上述方案的改进，所述延时单元还包括：连接在所述延时单元的输入端与所述1对K路模拟开关的输入端之间的缓冲器。作为上述方案的改进，所述K个电阻具有不同的电阻值。作为上述方案的改进，所述N个延时单元中的J个选通控制端用于输入相同的J位二进制数码。附图说明图1是本专利技术实施例1的一种延时电路的结构示意图。图2是本专利技术实施例1中M＝2、N＝4时延时电路的结构示意图。图3是本专利技术实施例1中延时单元的结构示意图。图4是本专利技术实施例1中J＝2、K＝4时延时单元的结构示意图。具体实施方式在下面的描述中阐述了很多具体细节以便于充分理解本专利技术。但是本专利技术能够以很多不同于此描述的其他方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。下面结合具体实施例和附图对本专利技术的技术方案进行清楚、完整的描述。实施例1如图1所示，是本专利技术实施例1中一种延时电路的结构示意图。该延时电路包括：N-1个顺次连接的延时单元1，每个延时单元1具有输入端和输出端，每个延时单元1能产生K种延时时间；N＝2M，M≥1，且M为整数，K为整数；N个逻辑与门2，每个逻辑与门2具有第一输入端Y、第二输入端X和输出端W；M－N线译码器3，具有M个输入端A1、A2、A3、…、AM及N个输出端P1、P2、P3、…、PN；该M个输入端用于输入M位二进制数码；1个逻辑或门4，具有N个输入端B1、B2、B3、…、BN和1个输出端Q；其中，输入信号f(t)输入到N-1个延时单元中第一延时单元的输入端及N个逻辑与门中第一逻辑与门的第一输入端，N-1个延时单元中的第i延时单元的输出端连接到第i+1延时单元的输入端及N个逻辑与门中第i+1逻辑与门的第一输入端，1≤i≤N-2，且i为整数，N-1个延时单元中第N-1延时单元的输出端与N个逻辑与门中第N逻辑与门的第一输入端连接；N个逻辑与门中第L逻辑与门的第二输入端与所述M－N线译码器3的第L输出端连接，N个逻辑与门的输出端与逻辑或门4的N个输入端依次一对一连接，1≤L≤N，且L为整数，逻辑或门4的输出端Q与延时电路的输出端相连，延时电路的输出端的输出信号是f[t-(L-1)τs]，1≤s≤K，且s为整数。本专利技术中的输入信号f(t)为数字电路的脉冲信号。接下来，以M＝2、N＝4，即M－N线译码器3为2－4线译码器31，每个延时单元产生的延时时间为τ1，对实施例1中的延时电路做详细说明。如图2所示，信号f(t)同时输入到第一延时单元11的输入端和第一逻辑与门21的第一输入端Y1，第一延时单元11的输出端输出信号f(t-τ1)，该信号f(t-τ1)同时输入到第二延时单元12的输入端和第二逻辑与门22的第一输入端Y2；第二延时单元12的输出端输出信号f(t-2τ1)，该信号f(t-2τ1)同时输入到第三延时单元输入端和第三逻辑与门23的第一输入端Y3；第三延时单元13的输出端输出信号f(t-3τ1)，该信号f(t-3τ1)输入到第四逻辑与门24的第一输入端Y4。另一方面，2位二进制数码通过2－4线译码器31的第一输入端A1和第二输入端A2输入，该2位二进制数码经2－4线译码器31转换后通过第一输出端P1、第二输出端P2、第三输出端P3和第四输出端P4输出转换结果，第一输出端P1、第二输出端P2、第三输出端P3和第四输出端P4分别与第一逻辑与门21的第二输入端X1，第二逻辑与门22的第二输入端X2、第三逻辑与门23的第二输入端X3和第四逻辑与门24的第二输入端X4相连，进而对第一逻辑与门21、第二逻辑与门22、第三逻辑与门23和第四逻辑与门24进行控制，使得第一逻辑与门21的输出端W1、第二逻辑与门22的输出端W2、本文档来自技高网...

【技术保护点】
1.一种延时电路，其特征在于，包括：N‑1个顺次连接的延时单元，每个延时单元具有输入端和输出端，每个延时单元具有K种延时时间；N＝2M，M≥1，且M为整数；K为整数；N个逻辑与门，每个逻辑与门具有第一输入端、第二输入端和输出端；M－N线译码器，具有M个输入端及N个输出端；所述M个输入端用于输入M位二进制数码；1个逻辑或门，具有N个输入端和1个输出端；其中，输入信号输入到N‑1个延时单元中第一延时单元的输入端及所述N个逻辑与门中第一逻辑与门的第一输入端，所述N‑1个延时单元中的第i延时单元的输出端连接到第i+1延时单元的输入端及所述N个逻辑与门中第i+1逻辑与门的第一输入端，1≤i≤N‑2，且i为整数，所述N‑1个延时单元中第N‑1延时单元的输出端与所述N个逻辑与门中第N逻辑与门的第一输入端连接；所述N个逻辑与门中第L逻辑与门的第二输入端与所述M－N线译码器的第L输出端连接，所述N个逻辑与门的输出端与所述逻辑或门的N个输入端依次一对一连接，1≤L≤N，且L为整数；所述逻辑或门的输出端用于信号输出。

【技术特征摘要】
1.一种延时电路，其特征在于，包括：N-1个顺次连接的延时单元，每个延时单元具有输入端和输出端，每个延时单元具有K种延时时间；N＝2M，M≥1，且M为整数；K为整数；N个逻辑与门，每个逻辑与门具有第一输入端、第二输入端和输出端；M－N线译码器，具有M个输入端及N个输出端；所述M个输入端用于输入M位二进制数码；1个逻辑或门，具有N个输入端和1个输出端；其中，输入信号输入到N-1个延时单元中第一延时单元的输入端及所述N个逻辑与门中第一逻辑与门的第一输入端，所述N-1个延时单元中的第i延时单元的输出端连接到第i+1延时单元的输入端及所述N个逻辑与门中第i+1逻辑与门的第一输入端，1≤i≤N-2，且i为整数，所述N-1个延时单元中第N-1延时单元的输出端与所述N个逻辑与门中第N逻辑与门的第一输入端连接；所述N个逻辑与门中第L逻辑与门的第二输入端与所述M－N线译码器的第L输出端连接，所述N个逻辑与门的输出端与所述逻辑或门的N个输入端依次一对一连接，1≤L≤N，且L为整数；所述逻辑或门的输出端用于信号输出。2.如权利要求1所述的延时电路，其特征...

【专利技术属性】
技术研发人员：杨波，
申请(专利权)人：佛山科学技术学院，
类型：发明
国别省市：广东,44