一种时钟系统技术方案

本发明专利技术涉及电子技术领域，具体涉及一种用于电子系统的时钟系统，包括：上位机，与PCI总线相连，用于设置需要输出的时钟的频率，并选择对应的通道；该上位机中设有上层软件模块，与PCI总线相连，用于根据上位机设定的所述需要输出的时钟的频率，计算专用时钟芯片的控制寄存器的值；CPLD，与PCI总线相连，用于获取所述控制寄存器的值，并将其发送给所述专用时钟芯片；所述专用时钟芯片，用于根据所述控制寄存器的值生成相应的时钟信号并输出；通过上述技术方案，本发明专利技术可以通过上位机设置输出时钟频率，时钟输出范围超宽，具有高分辨率。本发明专利技术还可以控制输出时钟的占空比，满足对占空比有要求的系统需求。

【技术实现步骤摘要】

本专利技术涉及电子
，具体涉及一种用于电子系统的时钟系统。
技术介绍
随着现代通信技术的发展，通信系统所需的时钟类型和频率也变得越来越多样化。时钟作为所有电子系统的心脏，其性能和稳定性直接决定着整个系统的性能。传统的系统时钟由一个石英晶体和放大器构成。为了让振荡器工作，晶体必须在一个带增益放大器的环路中，以补偿晶体损耗和匹配阻抗。这个增益放大器还必须将电平转换为标准逻辑电平，再通过系统时钟分配网络产生所需的系统时钟。随着系统复杂度的不断提高，所需的时钟种类越来越多，对时钟的性能和稳定性要求也越来越高，用传统的设计方法难以实现对时钟系统的偏斜、抖动、I/O标准、上升及下降时间等指标提出的要求。同时因为采用众多的分立元器件，对PCB设计与布线也造成了一定的困难，且电磁干扰和串扰较大，使整个系统的可靠性下降。由FPGA构成的时钟电路可产生多路、多频率的时钟信号，能满足一定的设计要求，但毕竟不是专用时钟芯片，其输出时钟的逻辑电平受到限制，且一些性能指标也都低于专用时钟芯片。
技术实现思路
针对现有技术存在的缺陷，本专利技术的目的在于一种用于电子系统的时钟系统，通过上位机设置输出时钟频率，时钟输出范围超宽，具有高分辨率；控制输出时钟的占空比，满足对占空比有要求的系统需求。为达上述目的，本专利技术提供了一种时钟系统，包括:上位机，与PCI总线相连，用于设置需要输出的时钟的频率，并选择对应的通道；该上位机中设有上层软件模块，与所述PCI总线相连，用于根据上位机设定的所述需要输出的时钟的频率，计算专用时钟芯片的控制寄存器的值；CPLD,与PCI总线相连，用于获取所述控制寄存器的值，并将其发送给所述专用时钟芯片；所述专用时钟芯片，用于根据所述控制寄存器的值生成相应的时钟信号并输出；占空比调整电路，与所述专用时钟芯片的输出端相连，用于调整所述时钟信号的占空比，并输出调整后的时钟信号。可选的，所述占空比调整电路包括第一芯片、第二芯片、与门，该两个芯片连接同一参考时钟源，且该两个芯片的控制端与所述CPLD相连，用于根据所述CPLD的控制信号调整占空比；所述同一参考时钟源为所述专用时钟芯片输出的时钟信号；所述根据所述CPLD的控制信号调整占空比包括:所述第二芯片根据所述CPLD的控制信号进行移相，移相后的第二时钟信号与第一芯片输出的第一时钟信号经所述与门输出。进一步的，该占空比调整电路还包括或门和选择电路；所述选择电路用于根据CPLD的指令，控制所述移相后的第二时钟信号与第一芯片输出的第一时钟信号经所述与门输出，或经所述或门输出。本专利技术能够达到以下有益效果:通过上述技术方案，本专利技术可以通过上位机设置输出时钟频率，时钟输出范围超宽，具有高分辨率。本专利技术还可以控制输出时钟的占空比，满足对占空比有要求的系统需求。【附图说明】为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术时钟系统的结构框图；图2是本专利技术占空比调节电路原理框图；图3是本专利技术占空比调整电路的时钟输出逻辑图。【具体实施方式】下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。由于现代通信系统所需时钟种类多，且对时钟抖动要求较高，传统的通过晶振产生时钟的方法已经无法满足。高速宽带时钟信号发生器在光纤通信、集成电路自动测试、雷达测试及宽带数字示波器标校等领域有着重要的应用价值。在国内，由于高端时钟信号发生器市场基本被少数国外公司垄断，因此开发一种成本低廉、简单可靠的高速宽带时钟信号发生器很有现实意义。本专利技术可产生带宽超宽抖动为亚皮秒级的时钟，降低传统设计方法的成本，提高了设计效率。图1是本专利技术的时钟系统的结构框图，如图所述，包括:上位机，与PCI总线相连，用于设置需要输出的时钟的频率，并选择对应的通道；该上位机中设有上层软件模块，该上层软件模块与PCI总线相连，用于根据上位机设定的所述需要输出的时钟的频率，计算专用时钟芯片的控制寄存器的值；CPLD,与PCI总线相连，用于获取所述控制寄存器的值，并将其发送给所述专用时钟芯片；所述专用时钟芯片，用于根据所述控制寄存器的值生成相应的时钟信号并输出；占空比调整电路，与所述专用时钟芯片的输出端相连，用于调整所述时钟信号的占空比，并输出调整后的时钟信号。图2是占空比调整电路的原理框图，如图所示，所述占空比调整电路包括第一芯片、第二芯片、与门，该两个芯片连接同一参考时钟源，且该两个芯片的控制端与所述CPLD相连，用于根据所述CPLD的控制信号调整占空比；所述同一参考时钟源为所述专用时钟芯片输出的时钟信号所述根据所述CPLD的控制信号调整占空比包括:所述第二芯片根据所述CPLD的控制信号进行移相，移相后的第二时钟信号与第一芯片输出的第一时钟信号经所述与门输出。图3是该占空比调整电路的时钟输出逻辑图，如图所示，CLK_A* CLK_B分别对应第一时钟信号和第二时钟信号，CLK_out表示该第一时钟信号和第二时钟信号经与门输出的时钟信号。进一步的，该占空比调整电路还包括或门和选择电路；所述选择电路用于根据CPLD的指令，控制所述移相后的第二时钟信号与第一芯片输出的第一时钟信号经所述与门输出，或经所述或门输出。本设计输出时钟为超宽带时钟，时钟输出范围为33Hz?4.1GHz，分辨率为1Hz，抖动为亚皮秒级。本专利技术能够达到以下有益效果:通过上述技术方案，本专利技术可以通过上位机设置输出时钟频率，时钟输出范围超宽，具有高分辨率。本专利技术可以控制输出时钟的占空比，满足对占空比有要求的系统需求。本领域技术人员还可以了解到本专利技术实施例列出的各种说明性逻辑块(illustrative logical block)，单元，和步骤可以通过电子硬件、电脑软件，或两者的结合进行实现。为清楚展示硬件和软件的可替换性(interchangeability)，上述的各种说明性部件(illustrative components)，单元和步骤已经通用地描述了它们的功能。这样的功能是通过硬件还是软件来实现取决于特定的应用和整个系统的设计要求。本领域技术人员可以对于每种特定的应用，可以使用各种方法实现所述的功能，但这种实现不应被理解为超出本专利技术实施例保护的范围。以上所述的【具体实施方式】，对本专利技术的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本专利技术的【具体实施方式】而已，并不用于限定本专利技术的保护范围，凡在本专利技术的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本专利技术的保护范围之内。【主权项】1.一种时钟系统，其特征在于，包括: 上位机，与PCI总线相连，用于设置需要输出的时钟的频率，并选择对应的通道；该上位机中设有上层软件模块，与所述PCI总线相连，用于根据上位机设定的所述需要输出的时钟的频率，计算专用时本文档来自技高网...

【技术保护点】
一种时钟系统，其特征在于，包括：上位机，与PCI总线相连，用于设置需要输出的时钟的频率，并选择对应的通道；该上位机中设有上层软件模块，与所述PCI总线相连，用于根据上位机设定的所述需要输出的时钟的频率，计算专用时钟芯片的控制寄存器的值；复杂可编程逻辑器件CPLD，与PCI总线相连，用于获取所述控制寄存器的值，并将其发送给所述专用时钟芯片；所述专用时钟芯片，用于根据所述控制寄存器的值生成相应的时钟信号并输出；占空比调整电路，与所述专用时钟芯片的输出端相连，用于调整所述时钟信号的占空比，并输出调整后的时钟信号。

【技术特征摘要】

【专利技术属性】
技术研发人员：张磊，
申请(专利权)人：中国电子科技集团公司第四十一研究所，
类型：发明
国别省市：山东;37