用于消除DLL使用LDU单元带来毛刺的系统及方法技术方案

本发明专利技术公开了一种用于消除DLL使用LDU单元带来毛刺的系统。包括B2T延迟电路和DCDL。该延迟电路包括：延迟单元、或非门、与非门、反相器和缓冲器。一种用于消除DLL使用LDU单元带来毛刺的方法，包括下列步骤：对B2T产生的温度计码进行延迟处理，使处理后的温度计码慢于未处理的温度计码时间间隔td3；将处理后的温度计码与未处理的温度计码进行或非运算后取反得到第一控制信号；将处理后的温度计码与未处理的温度计码进行与非运算后得到第二控制信号；通过第一控制信号和第二控制信号控制DCDL的LDU激活数目。通过动态延迟控制码，消除了LDU进行信号延迟处理的过程中，切换控制码带来的输出信号上的毛刺。

System and Method for Eliminating Burrs in DLL Using LDU Units

【技术实现步骤摘要】
用于消除DLL使用LDU单元带来毛刺的系统及方法
本专利技术涉及信号延迟领域，尤其涉及一种用于消除DLL使用LDU单元带来毛刺的系统及方法。
技术介绍
目前，延迟锁相环DLL(delay-lockedloop)被广泛地应用于现代微处理器芯片和片上系统的设计中，例如动态随机存储器接口DRAM、时钟产生与分布电路等。虽然传统的模拟DLL具有低抖动和较小静态相位差的特点，随着cmos器件特征尺寸不断缩小，数字DLL现在被更多的采用。与模拟DLL相比，数字DLL对环境变化不敏感，更适用于低电压、低功耗的现代微处理器和片上系统的设计上。DLL的基本结构见图1。在数字DLL中，数控延迟线DCDL(Digital-ControlledDelayLine)用来代替压控延迟线VCDL(voltage-controlleddelayline)实现延迟的功能。在多种DCDL的结构中，晶格延迟单元LDU(LatticeDelayUnit)被广泛地采用。使用LDU的DCDL在切换code时有可能会给输出时钟带来毛刺glitch。
技术实现思路
本专利技术的目的在于解决现有技术存在的缺陷。为达到上述目的，本专利技术公开了一种用于消除DLL使用LDU单元带来毛刺的系统及及方法。一方面，该系统包括：二进制-温度计码译码器B2T(BinarytoThermometer)、延迟电路和DCDL。其中，延迟电路用于接收B2T输出的多组温度计码，并对多组温度计码进行延迟处理，将处理后的温度计码作为多组控制码输出到DCDL的控制端。每组控制码包括第一控制信号和第二控制信号。延迟电路提供动态的时间延迟td3，在第一控制信号提供的控制码由0切换为1时，使第二控制信号晚于第一控制信号td3后切换；在第一控制信号提供的控制码由1切换为0时，使第二控制信号早于第一控制信号td3后切换。优选地，延迟电路包括多个子电路，每个子电路包括：延迟单元、或非门、与非门、反相器和缓冲器；其中，延迟单元的输入端、或非门的第一输入端和与非门的第一输入端连接B2T的输出端；或非门的第二输入端和与非门的第二输入端连接延迟单元的输出端；或非门的输出端连接反相器的输入端，反相器的输出端输出第一控制信号；与非门的输出端连接缓冲器的输入端，缓冲器器的输出端输出第二控制信号。优选地，当延迟电路包含N个子电路时，延迟电路能为具备N+1个LDU的DCDL提供控制信号；当延迟电路包含N个子电路时，延迟电路能一次性增加或减少所述DCDL输出信号与输入信号间M个LDU级延迟；其中，M＜N。另一方面，应用于上述系统的方法，包括下列步骤：对B2T产生的多组温度计码进行延迟处理，使处理后的每组温度计码慢于对应的未处理的温度计码时间间隔td3；将每个处理后的温度计码与其对应的未处理的温度计码进行或非运算后取反得到第一控制信号；将每个处理后的温度计码与其对应的未处理的温度计码进行与非运算后得到第二控制信号；通过第一控制信号和第二控制信号控制DCDL的LDU激活数目。优选地，将每个处理后的温度计码与其对应的未处理的温度计码进行与非运算后得到第二控制信号的步骤还包括：对得到的第二控制信号进行缓冲处理。优选地，当未处理的温度计码由0切换为1时，第二控制信号晚于第一控制信号时间间隔td3切换；当未处理的温度计码由1切换为0时，第二控制信号早于第一控制信号时间间隔td3切换。本专利技术的优点在于：通过动态延迟控制码，消除了LDU进行信号延迟处理的过程中，切换控制码带来的输出信号上的毛刺。附图说明为了更清楚说明本专利技术实施例的技术方案，下面将对实施例描述中所需使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为现有技术中通过温度计码控制数控延迟线的示意图；图2为数控延迟线的结构图；图3为数控延迟线中每一个LDU的结构图；图4为三个LDU构成的数控延迟线的结构图；图5(a)为参考例一的温度计码切换与数控延迟线内信号变化关系图；图5(b)为参考例二的温度计码切换与数控延迟线内信号变化关系图；图6为本专利技术实施例的用于消除DLL使用LDU单元带来毛刺的系统框图；图7为本专利技术实施例中的延迟电路子电路的电路图；图8为本专利技术实施例中的延迟电路子电路的信号变化关系图；图9(a)为本专利技术实施例一的温度计码切换与数控延迟线内信号变化关系图；图9(b)为本专利技术实施例二的温度计码切换与数控延迟线内信号变化关系图；图10为本专利技术实施例三的一种用于消除NLDL输出毛刺的电路连接示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。在数字延迟锁相环DLL电路中，一般使用数控延迟线DCDL(Digital-ControlledDelayLine)来实现延迟功能。如图1所示。由于控制DCDL中LDU激活数目的控制码必须是温度计码，所以由二进制-温度计码译码器B2T(BinarytoThermometer)向DCDL提供温度计码。通过B2T译码后的多组温度计码(即控制码)控制DCDL中LDU的激活数目。一个DCDL由多个LDU串联构成，每个LDU具备相同的LDU延迟，由于不同环境下工作频率的不同要求，DCDL中被激活的LDU数目会发生变化。如图2所示，en[m:0]、enb[m:0]为B2T提供的温度计码，输入信号CLKin为待延迟信号，输出信号CLKout为延迟处理后的信号，需要说明的是，最后一级的LDU，其控制码输入端分别接高电位和地，使最后一级LDU，始终进行1级LDU延迟。如图3所示。一个LDU包括4个与非门，每个与非门尺寸相同，所以具备相同的门级延迟。其中，第一输入信号指DCDL的输入信号CLKin或上一级LDU发送的第一输出信号，第一输出信号指通过第一与非门的运算得到并发送至下一级LDU的信号，第二输入信号指下一级LDU发送的第二输出信号，第二输出信号指第三与非门运算后的输出信号；需要特殊说明的是，第四与非门在LDU中起到均衡负载的作用，其输出信号并不参与输入信号CLKin的处理；作为最后一级LDU的第一输出信号等于第二输入信号。在运算过程中，当输入信号CLKin为0时，代表没有时钟信号输入，即输入为0，则CLKout输出也为0。当输入信号CLKin为1时，代表输入时钟信号，DCDL对输入的时钟信号进行延迟处理，每经过1个LDU，输入信号CLKin进行一次一级LDU延迟。通过温度计码en[m:0]、enb[m:0]控制参与延迟的LDU个数。采用图1的延迟系统对图4所示的DCDL进行控制，通过切换温度计码以控制DCDL中LDU的激活数目。动态的控制输出信号CLKout的延迟。参考例一如图5(a)所示，初始输入信号CLKin为1，即一个有效的时钟信号作为输入信号CLKin输入DCDL。此时，第一控制码en0初始状态为0，第二控制码enb0初始状态为1，第一控制码en1本文档来自技高网...

【技术保护点】
1.一种用于消除DLL使用LDU单元带来毛刺的系统，包括B2T和DCDL，其特征在于，还包括延迟电路，用于接收B2T输出的多组温度计码，并对所述多组温度计码进行延迟处理，将处理后的温度计码作为多组控制码输出到DCDL的控制端；其中，每组控制码包括第一控制信号和第二控制信号；所述延迟电路提供动态的时间延迟td3，在所述第一控制信号提供的控制码由0切换为1时，使所述第二控制信号晚于第一控制信号td3后切换；在所述第一控制信号提供的控制码由1切换为0时，使所述第二控制信号早于第一控制信号td3后切换。

【技术特征摘要】
1.一种用于消除DLL使用LDU单元带来毛刺的系统，包括B2T和DCDL，其特征在于，还包括延迟电路，用于接收B2T输出的多组温度计码，并对所述多组温度计码进行延迟处理，将处理后的温度计码作为多组控制码输出到DCDL的控制端；其中，每组控制码包括第一控制信号和第二控制信号；所述延迟电路提供动态的时间延迟td3，在所述第一控制信号提供的控制码由0切换为1时，使所述第二控制信号晚于第一控制信号td3后切换；在所述第一控制信号提供的控制码由1切换为0时，使所述第二控制信号早于第一控制信号td3后切换。2.根据权利要求1所述的系统，其特征在于，所述延迟电路包括多个子电路，每个所述子电路包括：延迟单元、或非门、与非门、反相器和缓冲器；其中，延迟单元的输入端、或非门的第一输入端和与非门的第一输入端连接B2T的输出端；或非门的第二输入端和与非门的第二输入端连接延迟单元的输出端；或非门的输出端连接反相器的输入端，反相器的输出端输出第一控制信号；与非门的输出端连接缓冲器的输入端，缓冲器器的输出端输出第二控制信号。3.根据权利要求1所述的系统，其特征在于，当所述延迟电路包含N个子电路时，所述延迟电路能为具备N+1...

【专利技术属性】
技术研发人员：苏志刚，王海力，陈子贤，马明，
申请(专利权)人：京微齐力北京科技有限公司，
类型：发明
国别省市：北京,11