半导体存储器装置及制造半导体存储器装置的方法制造方法及图纸

本文描述的实施例大体上涉及半导体存储器装置及制造所述半导体存储器装置的方法。根据一个实施例，一种半导体存储器装置包含堆叠体、存储器柱、第一及第二绝缘层及隔离区。衬底上方的所述堆叠体包含彼此隔离并且沿与所述衬底表面交叉的第一方向堆叠的导电层。所述存储器柱沿所述第一方向延伸穿过所述堆叠体。所述第一绝缘层设置在所述存储器柱上方。所述隔离区沿所述第一方向设置为高于所述堆叠体中的所述存储器柱的上表面，并且在与所述第一方向交叉的第二方向上隔离所述堆叠体。所述第二绝缘层设置在所述第一绝缘层及所述隔离区的侧壁上。

Semiconductor memory devices and methods of manufacturing semiconductor memory devices

【技术实现步骤摘要】
半导体存储器装置及制造半导体存储器装置的方法相关申请案的交叉参考本申请案基于并主张2018年3月20日申请的第2018-052449号日本专利申请案的权益及优先权，所述申请案的全部内容通过引用的方式并入本文中。
本文描述的实施例大体上涉及一种半导体存储器装置及制造所述半导体存储器装置的方法。
技术介绍
其中三维布置存储器单元的NAND快闪存储器作为半导体存储器装置是已知的。
技术实现思路
一般来说，根据一个实施例，一种半导体存储器装置包括：堆叠体，其设置在衬底上方，其中导电层彼此隔离并且沿与所述衬底的表面交叉的第一方向堆叠；存储器柱，其沿所述第一方向延伸穿过所述堆叠体；第一绝缘层，其设置在存储器柱上方；隔离区，其沿所述第一方向设置为高于所述堆叠体中的所述存储器柱的上表面，所述隔离区在与所述第一方向交叉的第二方向上隔离所述堆叠体；及第二绝缘层，其设置在所述第一绝缘层及所述隔离区的侧壁上。根据所述实施例，可改进半导体存储器装置的可靠性。附图说明图1是展示根据实施例的半导体存储器装置的结构的平面图。图2是沿线A-A'截取的图1的结构的横截面图。图3是沿线B-B'截取的图1的结构的横截面图。图4是沿Y方向截取的根据第一实施例的半导体存储器装置的存储器单元阵列的横截面图。图5是根据第一实施例的结构的主要部分的横截面图。图6到12是所述结构的横截面图，其表示制造根据第一实施例的半导体存储器装置的方法的过程。图13是沿图1中的线A-A'截取的根据第二实施例的半导体存储器装置的横截面图。图14是沿图1中的线B-B'截取的根据第二实施例的半导体存储器装置的横截面图。图15是根据第二实施例的结构的主要部分的横截面图。图16到22是所述结构的横截面图，其表示制造根据第二实施例的半导体存储器装置的方法的过程。具体实施方式将参考图式解释实施例。在以下解释中，具有相同功能及结构的组件将由相同参考数字表示。描述实施例以给出实现实施例的技术概念的设备及方法的实例。[1]第一实施例将论述根据第一实施例的半导体存储器装置。此处，作为半导体存储器装置的实例，将考虑三维堆叠的NAND快闪存储器，其中存储器单元晶体管(下文中也称为存储器单元)堆叠在半导体衬底上方。[1-1]半导体存储器装置的结构图1是展示根据第一实施例的半导体存储器装置的结构的平面图。图2是沿线A-A'截取的图1的结构的横截面图，且图3是沿线B-B'截取的图1的结构的横截面图。在图1中，彼此正交并且都平行于半导体衬底的表面的两个方向被称为X及Y方向，并且与这些X及Y方向(X-Y表面)正交的方向被称为Z方向。从图1到3中省略位线。半导体存储器装置包含存储器单元阵列区100、接线区200及接触区300，如图1所说明。存储器单元阵列区100包含多个存储器块101。存储器块101各自在X方向上延伸，并在Y方向上对准。存储器块101中的每一者具有相同结构。存储器块101中的每一者具有多个存储器柱MP。存储器柱MP以矩阵布置，或者换句话说，在X及Y方向上对准。可根据需要确定存储器柱MP的数目。存储器柱MP中的每一者耦合到通孔V1，如图2及3中所说明，其间插入有触点CP1。狭缝(隔离区)ST设置在存储器块101之间以在X方向上延伸。狭缝ST包含绝缘层S1及S2。狭缝ST将存储器块101隔离到相应存储器块101中。可根据需要确定狭缝ST的数目。接线区200包括耦合到字线的多个触点CP2，稍后将对此进行描述。触点CP2在X方向上布置。触点CP2耦合到通孔V2，如图2中所说明。接触区300包含耦合到外围电路的多个贯通触点CP3，稍后将对此进行论述。贯通触点CP3耦合到通孔V3，其中触点CP4插入其间，如图2中说明。如图2及3中所说明，外围电路区400及存储器电路区500设置在半导体衬底上，例如在硅衬底10上。外围电路区400包含用于关于每一存储器单元控制数据的写入、读取及擦除的外围电路。外围电路包含具有n沟道MOS晶体管(以下称为nMOS晶体管)及p沟道MOS晶体管(以下称为pMOS晶体管)的CMOS电路11。存储器电路区500包含上述存储器柱MP、多个字线WL0到WL3、源极侧选择栅极线SGS、漏极侧选择栅极线SGD、源极线SL及未展示的位线BL。在下文中，“字线WL”表示“字线WL0到WL3中的每一者”。可根据需要确定字线WL的数目。下面参照图2解释沿线A-A'截取的半导体存储器装置的截面结构。包括例如nMOS晶体管及pMOS晶体管的CMOS电路11及通孔V4可设置在硅衬底10上。通孔V4耦合到nMOS晶体管及pMOS晶体管的源极、漏极或栅极。在每一通孔V4上设置导电层(例如，互连件或垫)12。在导电层12上设置通孔V5。在通孔V5上设置导电层(例如，互连件或垫)13。在硅衬底10上的CMOS电路11、导电层12及13以及通孔V4及V5周围提供绝缘层14。导电层15设置在绝缘层14上。导电层15充当源极线SL。多个绝缘层16及多个导电层17到22交替地堆叠在导电层15上以形成堆叠体。导电层17到22在X方向上延伸。导电层17充当源极侧选择栅极线SGS，导电层18到21分别充当字线WL0到WL3，并且导电层22充当漏极侧选择栅极线SGD。在导电层22上设置绝缘层23。存储器柱MP设置成在绝缘层16、导电层17到22及绝缘层23中在Z方向上延伸。每一存储器柱MP的一端耦合到导电层(源极线SL)15，并且存储器柱MP的另一端到达绝缘层23的上表面。也就是说，存储器柱MP从源极线SL延伸穿过绝缘层16、源极侧选择栅极线SGS、字线WL0到WL3、漏极侧选择栅极线SGD及绝缘层23以到达绝缘层23的上表面。稍后将更详细论述存储器柱MP。绝缘层24、25、S1及26依此顺序设置在存储器柱MP及绝缘层23上。触点CP1设置成在Z方向上在存储器单元阵列区100的绝缘层24、25、S1及26中延伸。触点CP1中的每一者从绝缘层26的上表面延伸到对应的存储器柱MP，并且耦合到存储器柱MP。在接线区200中，导电层17到22沿X方向被处理成阶梯状结构。在阶梯状导电层17到22上设置绝缘层16'，以填充由堆叠在存储器单元阵列区100中的导电层17到22的堆叠体形成的梯级，使得存储器单元阵列区100及接线区200的上表面可彼此平坦化。在接线区200中，设置多个触点CP2以在绝缘层16'、23到25、S1及26中在Z方向上延伸。触点CP2从绝缘层26的上表面延伸到导电层17到22中的对应一者，并且耦合到源极侧选择栅极线SGS、字线WL0到WL3及漏极侧选择栅极线SGD中的对应一者。在接触区300中，贯通触点CP3经设置以在绝缘层14、16、23、24及导电层15、17到22中在Z方向上延伸。贯通触点CP3从绝缘层24的上表面延伸到导电层，并耦合到导电层13。稍后将更详细论述贯通触点CP3。触点CP4经设置以在绝缘层25、S1及26中在Z方向上延伸。触点CP4从绝缘层26的上表面延伸到贯通触点CP3，并且耦合到贯通触点CP3。此外，在触点CP1、CP2、CP4及绝缘层26上设置绝缘层27。在存储器单元阵列区100中，通孔V1经设置以在绝缘层27中在Z方向上延伸。通孔V1中的每一者从绝缘层27的上表面延伸到触点C本文档来自技高网...

【技术保护点】
1.一种半导体存储器装置，其包括：堆叠体，其设置在衬底上方，其中导电层彼此隔离并沿与所述衬底的表面交叉的第一方向堆叠；存储器柱，其沿所述第一方向延伸穿过所述堆叠体；第一绝缘层，其设置在所述存储器柱上方；隔离区，其沿所述第一方向设置为高于所述堆叠体中的所述存储器柱的上表面，所述隔离区在与所述第一方向交叉的第二方向上隔离所述堆叠体；及第二绝缘层，其设置在所述第一绝缘层及所述隔离区的侧壁上。

【技术特征摘要】
2018.03.20 JP 2018-0524491.一种半导体存储器装置，其包括：堆叠体，其设置在衬底上方，其中导电层彼此隔离并沿与所述衬底的表面交叉的第一方向堆叠；存储器柱，其沿所述第一方向延伸穿过所述堆叠体；第一绝缘层，其设置在所述存储器柱上方；隔离区，其沿所述第一方向设置为高于所述堆叠体中的所述存储器柱的上表面，所述隔离区在与所述第一方向交叉的第二方向上隔离所述堆叠体；及第二绝缘层，其设置在所述第一绝缘层及所述隔离区的侧壁上。2.根据权利要求1所述的半导体存储器装置，其中所述存储器柱中的每一者具有在所述第一方向上延伸的柱形形状，且所述隔离区具有在所述第一方向上延伸的板形状，且所述第二绝缘层布置在所述存储器柱与所述隔离区之间。3.根据权利要求1所述的半导体存储器装置，其中所述第二绝缘层从所述第一绝缘层的上表面连续地布置到所述隔离区的所述侧壁。4.根据权利要求1所述的半导体存储器装置，其中所述第一绝缘层及所述隔离区包括氧化硅，且所述第二绝缘层包括氮化硅。5.根据权利要求1所述的半导体存储器装置，其中所述存储器柱及所述导电层的交叉点分别充当存储器单元。6.根据权利要求1所述的半导体存储器装置，其中所述存储器柱中的每一者包含电荷存储膜、隧道绝缘膜及半导体层。7.根据权利要求1所述的半导体存储器装置，其进一步包括在所述第二绝缘层及所述第一绝缘层中沿所述第一方向设置在所述存储器柱上方的触点或通孔。8.根据权利要求1所述的半导体存储器装置，其进一步包括沿所述第一方向设置在所述第一绝缘层及所述堆叠体中的触点，所述触点延伸穿过所述堆叠体。9.一种半导体存储器装置，其包括：存储器柱，其设置在衬底上方；导电层，其设置在所述存储器柱周围，所述导电层彼此隔离并堆叠在所述衬底上方；第一绝缘层，其设置在所述存储器柱上方；及第二绝缘层，其设置在所述导电层的侧壁及所述第一绝缘层的侧壁上，并且设置在所述第一绝缘层的上表面上。10.根据权利要求9所述的半导体存储器装置，其...

【专利技术属性】
技术研发人员：永岛幸延，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP