存储单元及其制作方法及三维存储器技术

一种存储单元及其制作方法及三维存储器，存储单元，包括：第一导电类型衬底；沟道层，沿着第一方向层叠于第一导电类型衬底之上；第二导电类型导通层，包含贯通的第一部分和第二部分，第一部分介于第一导电类型衬底与沟道层之间；第二部分形成于贯穿沟道层的通孔中；沟道通道层，沿着第一方向的负方向贯穿该沟道层和该第二导电类型导通层中的第一部分，并伸入至该第一导电类型衬底的内部；以及绝缘层，位于沟道层中，环绕该沟道通道层的外围；其中，所述第一导电类型衬底和所述第二导电类型导通层分别提供读取和擦除操作需要的载流子。不论存储单元的堆叠层数如何增加，均能实现良好的导通，不受三维存储器持续增高带来的工艺难题的影响。

Memory cell and its fabrication method and three-dimensional memory

【技术实现步骤摘要】
存储单元及其制作方法及三维存储器
本公开属于半导体存储器和集成
，涉及一种存储单元及其制作方法及三维存储器。
技术介绍
三维NAND存储器技术是目前国家正在重点发展的技术，三维存储器经历了32层、64层和96层，正在向128层发展。未来则会发展到192层和256层。三维存储器的工艺中，需要通过干法刻蚀工艺打通底部的ONO绝缘层来连接多晶硅沟道孔层和衬底。随着三维存储器层数和高度的增加，干刻工艺难度剧增，因此多晶硅沟道孔层和衬底连接缺陷发生的几率剧增。
技术实现思路
(一)要解决的技术问题本公开提供了一种存储单元及其制作方法及三维存储器，以至少部分解决以上所提出的技术问题。(二)技术方案根据本公开的一个方面，提供了一种存储单元，包括：第一导电类型衬底；沟道层，沿着第一方向层叠于第一导电类型衬底之上；第二导电类型导通层，包含贯通的第一部分和第二部分，第一部分介于第一导电类型衬底与沟道层之间；第二部分形成于贯穿沟道层的通孔中；沟道通道层，沿着第一方向的负方向贯穿该沟道层和该第二导电类型导通层中的第一部分，并伸入至该第一导电类型衬底的内部；以及绝缘层，位于沟道层中，环绕该沟道通道层的外围；其中，所述第一导电类型衬底和所述第二导电类型导通层分别提供读取和擦除操作需要的载流子。在本公开的一些实施例中，所述第一导电类型衬底为p型衬底，所述第二导电类型导通层为n型导通层，其中，由第一导电类型衬底提供空穴泵入沟道通道层中实现擦除操作，由第二导电类型导通层提供电子泵入沟道通道层中实现读取操作。在本公开的一些实施例中，所述沟道层包含多个叠层对，每个叠层对包括第一叠层材料和第二叠层材料。在本公开的一些实施例中，所述第一叠层材料为氧化硅，第二叠层材料为氮化硅。在本公开的一些实施例中，所述绝缘层为包含第一夹层材料、第二夹层材料和第三夹层材料的夹层结构。在本公开的一些实施例中，所述第一夹层材料、第二夹层材料和第三夹层材料分别对应为氧化硅、氮化硅和氧化硅。在本公开的一些实施例中，所述第一部分和第二部分的离子浓度相等或者不相等。根据本公开的另一个方面，提供了一种存储单元的制作方法，包括：准备第一导电类型衬底；制作沟道层，该沟道层沿着第一方向层叠于第一导电类型衬底之上；制作第二导电类型导通层，该第二导电类型导通层包含贯通的第一部分和第二部分，第一部分介于第一导电类型衬底与沟道层之间；第二部分形成于贯穿沟道层的通孔中；制作沟道通道层，沿着第一方向的负方向贯穿该沟道层和该第二导电类型导通层中的第一部分，并伸入至该第一导电类型衬底的内部；以及制作绝缘层，位于沟道层中，环绕该沟道通道层的外围；其中，所述第一导电类型衬底和所述第二导电类型导通层分别提供读取和擦除操作需要的载流子。在本公开的一些实施例中，该制作方法中，所述第一导电类型衬底为p型衬底，所述第二导电类型导通层为n型导通层，其中，由第一导电类型衬底提供空穴泵入沟道通道层中实现擦除操作，由第二导电类型导通层提供电子泵入沟道通道层中实现读取操作；可选的，制作第二导电类型导通层的过程中，所述存储单元衬底方向朝上放置形成该第二导电类型导通层。根据本公开的又一个方面，提供了一种三维存储器，包含本公开提及的任一种存储单元。(三)有益效果从上述技术方案可以看出，本公开提供的存储单元及其制作方法及三维存储器，具有以下有益效果：通过在存储单元的底部(背面，图1中沿着z轴负方向)设置第二导电类型导通层(N型导通层)和第一导电类型衬底(P型衬底)，第一导电类型与第二导电类型相反，其中第二导电类型导通层和第一导电类型衬底分别提供读取操作需要的电子和擦除操作需要的空穴。该结构是从存储单元的背面(衬底一侧)构建而成，不论存储单元的堆叠层数如何增加，第二导电类型导通层的构建均在器件的背面(底部)倒置完成，即将存储单元衬底方向朝上放置形成第二导电类型导通层，因此不受三维存储器持续增高带来的工艺难题的影响，从而有效解决了现有技术中制备堆叠层数较高(例如超过128层)的存储器的刻蚀工艺无法满足高可靠性的问题。附图说明图1为根据本公开一实施例所示的存储单元的结构示意图。图2为包含如图1所示的存储单元的三维存储器的立体结构示意图，图1为如图2所示的结构中方框示意部分的剖面示意图。图3-图13为根据本公开一实施例所示的存储单元的制作方法各步骤对应的结构示意图。图3为在第一低浓度导电类型延伸层和沟道层中制作第一沟道孔和公共选择线导通孔层，并在该第一沟道孔内侧和底部沉积绝缘层及沟道通道层之后的结构示意图。图4为如图3所示的结构去除衬底使得第一低浓度导电类型延伸层表面暴露，并在公共选择线导通孔层顶部形成钝化层之后的结构示意图。图5为如图4所示的结构通过湿法刻蚀去除第一低浓度导电类型延伸层之后的结构示意图。图6为如图5所示的结构通过湿法刻蚀去除部分高度的绝缘层及沟道层使得沟道通道层和公共选择线导通孔层底部均暴露之后的结构示意图。图7为如图6所示的结构对公共选择线导通孔层进行第二导电类型离子注入后的结构示意图。图8为在如图7所示的结构中暴露沟道通道层的上表面(z轴负方向)沉积第二导电类型覆盖层之后的结构示意图。图9-图12为根据本公开一实施例所示的光刻去除覆盖于沟道通道层上(z轴负方向)的部分第二导电类型覆盖层的结构示意图，该部分第二导电类型覆盖层相对于沟道层表面覆盖的第二导电类型覆盖层向外凸出。图9为在如图8所示的结构中沉积掩膜层例如为光敏层之后的结构示意图。图10为如图9所示的结构在曝光之后的结构示意图。图11为如图10所示的结构在刻蚀之后的结构示意图。图12为如图11所示的结构去除掩膜层之后的结构示意图。图13为在如图12所示的结构上沉积第一导电类型衬底材料之后的结构示意图。【符号说明】1-存储单元；11-第一导电类型衬底；12-沟道层；121-第一叠层材料；122-第二叠层材料；130-沟道孔；140-间隙；13-绝缘层；131-第一夹层材料；132-第二夹层材料；133-第三夹层材料；14-沟道通道层；15-第二导电类型导通层；21-衬底；22-第一低浓度导电类型延伸层；23-公共选择线导通孔层；23’-含有顶部钝化层的导通孔层；231-钝化层；232-导通孔层底部；23”-离子注入后的导通孔层；24-第二导电类型覆盖层；25-掩膜层/光敏层；130-1：第一沟道孔。具体实施方式现有的多晶硅沟道孔层和硅衬底连接的主要流程如下：(a)沟道孔干法刻蚀成型后在沟道孔内壁沉积包含氧化硅/氮化硅/氧化硅层的绝缘层；(b)通过干法刻蚀将底部绝缘层打通，对于128层产品来说，该干法刻蚀工艺的深宽比不小于180；对于192层产品来说，该干法刻蚀工艺的深宽比大于200，目前尚无可靠的工艺保障；(c)在绝缘层侧壁和底部沉积多晶硅材料形成多晶硅沟道孔层以连接硅衬底，从而实现器件的擦除功能。上述方案中，对于堆叠层数越高的存储单元来说，对于深宽比的要求越高，例如为192层的存储器产品，需要干法刻蚀打通绝缘层以实现多晶硅沟道孔层和衬底层的连接，其刻蚀的深宽比大于200，要求非常高，发生多晶硅沟道孔层和衬底连接缺陷(接触不良或者无接触)发生的几率剧增，因此对于越高堆叠层数的存储器来说，按照目前的制作工艺实现衬底和沟道孔层的接触具有较差的可靠性本文档来自技高网...

【技术保护点】
1.一种存储单元，其特征在于，包括：第一导电类型衬底；沟道层，沿着第一方向层叠于第一导电类型衬底之上；第二导电类型导通层，包含贯通的第一部分和第二部分，第一部分介于第一导电类型衬底与沟道层之间；第二部分形成于贯穿沟道层的通孔中；沟道通道层，沿着第一方向的负方向贯穿该沟道层和该第二导电类型导通层中的第一部分，并伸入至该第一导电类型衬底的内部；以及绝缘层，位于沟道层中，环绕该沟道通道层的外围；其中，所述第一导电类型衬底和所述第二导电类型导通层分别提供读取和擦除操作需要的载流子。

【技术特征摘要】
1.一种存储单元，其特征在于，包括：第一导电类型衬底；沟道层，沿着第一方向层叠于第一导电类型衬底之上；第二导电类型导通层，包含贯通的第一部分和第二部分，第一部分介于第一导电类型衬底与沟道层之间；第二部分形成于贯穿沟道层的通孔中；沟道通道层，沿着第一方向的负方向贯穿该沟道层和该第二导电类型导通层中的第一部分，并伸入至该第一导电类型衬底的内部；以及绝缘层，位于沟道层中，环绕该沟道通道层的外围；其中，所述第一导电类型衬底和所述第二导电类型导通层分别提供读取和擦除操作需要的载流子。2.根据权利要求1所述的存储单元，其特征在于，所述第一导电类型衬底为p型衬底，所述第二导电类型导通层为n型导通层，其中，由第一导电类型衬底提供空穴泵入沟道通道层中实现擦除操作，由第二导电类型导通层提供电子泵入沟道通道层中实现读取操作。3.根据权利要求1所述的存储单元，其特征在于，所述沟道层包含多个叠层对，每个叠层对包括第一叠层材料和第二叠层材料。4.根据权利要求3所述的存储单元，其特征在于，所述第一叠层材料为氧化硅，第二叠层材料为氮化硅。5.根据权利要求1所述的存储单元，其特征在于，所述绝缘层为包含第一夹层材料、第二夹层材料和第三夹层材料的夹层结构。6.根据权利要求5所述的存储单元，其特征在于，所述第一夹层材料...

【专利技术属性】
技术研发人员：张刚，霍宗亮，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11