三维存储器件的贯穿阵列触点结构制造技术

公开了3D存储器件的贯穿阵列触点结构以及其制作方法的实施例。3D NAND存储器件包括具有外围电路的衬底，以及设置在衬底上的交替层堆叠。交替层堆叠包括具有交替介电质堆叠的第一区域，具有交替导体/介电质堆叠的第二区域，以及具有在交替导体/介电质堆叠的边缘上的阶梯结构的第三区域。存储器件还包括垂直延伸贯穿交替层堆叠的阻隔结构，以将第一区域与第二区域或第三区域横向地隔开；均垂直延伸贯穿交替导体/介电质堆叠的多个沟道结构和多个狭缝结构；以及在第一区域中的均垂直延伸贯穿交替介电质堆叠的多个贯穿阵列触点结构。至少一个贯穿阵列触点与外围电路电连接。

Throughout Array Contact Structure of Three-dimensional Memory Devices

【技术实现步骤摘要】
【国外来华专利技术】三维存储器件的贯穿阵列触点结构相关申请的交叉引用本申请要求于2017年3月8日递交的中国专利申请第201710135654.9号，以及于2017年3月8日递交的中国专利申请第201710135329.2号的优先权，通过引用方式将上述申请全部内容并入本文。
本公开内容的实施例涉及三维(3D)存储器件及其制作方法。
技术介绍
平面型存储单元通过改良工艺技术、电路设计、程序算法以及制作过程被缩放到更小尺寸。然而随着存储单元的特征尺寸接近下限时，平面工艺和制作技术变得更具挑战性且更昂贵。因此，针对平面型存储单元的存储密度接近上限。3D存储架构可以解决在平面型存储单元中的密度限制。3D存储架构包括存储阵列和用于控制去往和来自存储阵列的信号的外围器件。
技术实现思路
本文公开了3D存储器件的贯穿阵列触点(TAC)结构及其制作方法的实施例。公开了一种三维(3D)NAND存储器件，其包括：具有至少一个外围电路的衬底，以及设置在衬底上的交替层堆叠。交替层堆叠包括：包括交替介电质堆叠的第一区域，所述交替介电质堆叠包括多个介电层对；包括交替导体/介电质堆叠的第二区域，所述交替导体/介电质堆叠具有多个导体/介电层对；以及包括在交替导体/介电质堆叠的边缘上的在字线方向上的阶梯结构的第三区域。存储器件还具有垂直延伸贯穿交替层堆叠以横向将第一区域与第二区域或第三区域分隔开的阻隔结构。包括均垂直延伸贯穿交替导体/介电质堆叠的多个沟道结构和多个狭缝结构，以及在第一区域中的均垂直延伸贯穿交替导体/介电质堆叠的多个贯穿阵列触点。多个贯穿阵列触点中的至少一个贯穿阵列触点与至少一个外围电路电连接。阻隔结构可以是氧化硅和氮化硅。多个介电层对中的每一个介电层对可以包括氧化硅层和氮化硅层，以及多个导体/介电层对中的每一个导体/介电层对包括金属层和氧化硅层。多个介电层对的数量是至少32。多个导体/介电层对的数量是至少32。多个狭缝结构沿着字线方向横向延伸以将交替导体/介电质堆叠分隔为多个指存储区。在一些实施例中，阻隔结构沿着字线方向横向延伸。第一区域通过阻隔结构与第二区域隔开，并且夹设在两个相邻狭缝结构之间。在一些实施例中，阻隔结构沿着与字线方向不同的位线方向横向延伸以将第一区域与第二区域横向隔开。位线方向可以垂直于字线方向。被阻隔结构围绕的第一区域在位线方向上的宽度大于在两个相邻狭缝结构之间的距离。被阻隔结构围绕的第一区域在字线方向上夹设在两个顶部选择栅阶梯区域之间。在每一个顶部选择栅阶梯区域内的交替导体/介电质堆叠的至少顶部两层具有阶梯结构。至少一个导体层在顶部选择栅阶梯区域中的阶梯结构上，并且被配置为互连在第二区域中在交替导体/介电质堆叠上方的且在字线方向上在被阻隔结构围绕的第一区域的两侧的顶部选择栅。在一些实施例中，至少两个第一区域被阻隔结构围绕，每一个第一区域系沿着位线方向平行延伸。在一些实施例中，多个阻隔结构围绕多个第一区域与第二区域隔开，所述多个第一区域在位线方向上对齐。多个第一区域中的每一个第一区域在位线方向上夹设在两个相邻狭缝结构之间。在一些实施例中，多个第一区域在位线方向上作为至少两列对齐。在位线方向上夹设在两个相邻阻隔结构之间的至少一个狭缝结构包括间隙，并且被配置为互连相邻指存储区的字线。在一些实施例中，第一区域被阻隔结构从第三区域隔开。阻隔结构的开口在位线方向上位于交替导体/介电质堆叠的边缘处。在一些实施例中，第一区域在位线方向上的宽度大于在两个相邻狭缝结构之间的距离。在一些实施例中，第一区域在位线方向上的宽度小于在第三区域中的两个相邻狭缝结构之间的最大距离。存储器件还包括相邻于阻隔结构的多个虚设沟道结构，每一个虚设沟道结构垂直延伸贯穿交替导体/介电质堆叠。本公开内容还包括一种用于形成三维(3D)NAND存储器件的方法。所述方法包括：形成包括至少一个外围电路的衬底；在衬底上形成包括多个介电层对的交替介电层堆叠，多个介电层对中的每一个介电层对包括第一介电层和不同于第一介电层的第二介电层；在交替介电质堆叠的边缘处形成阶梯结构；形成均垂直延伸贯穿交替导体/介电质堆叠的多个沟道结构和至少一个阻隔结构。至少一个阻隔结构将交替介电质堆叠分隔成至少被阻隔结构横向围绕的至少一个第一区域和第二区域。所述方法还包括形成多个狭缝，以及通过狭缝将在交替介电质堆叠的第二区域中的第一介电层替换为导体层以形成包括多个导体/介电层对的交替导体/介电质堆叠；将导电材料沉积到狭缝中以形成多个狭缝结构；以及在第一区域中形成多个贯穿阵列触点，每一个贯穿阵列触点垂直延伸贯穿交替导体/介电质堆叠以将多个贯穿阵列触点中的至少一个贯穿阵列触点电连接到至少一个外围电路。形成衬底包括在基衬底上形成至少一个外围电路；形成至少一个互连结构以将多个贯穿阵列触点中的至少一个贯穿阵列触点电连接到至少一个外围电路；以及在至少一个外围电路上方形成磊晶衬底。在一些实施例中，所述方法还包括在形成狭缝之前，在磊晶衬底上形成多个掺杂区，以使每一个狭缝结构与对应的掺杂区相接触。在一些实施例中，所述方法还包括在磊晶衬底上形成对应于至少一个第一区域的至少一个开口，暴露出互连结构以与至少一个外围电路电连接，以及利用介电材料填充至少一个开口。在一些实施例中，所述方法还包括使用氧化硅和氮化硅形成至少一个阻隔结构，使用氧化硅层和氮化硅层形成至少32对介电层对，以及使用金属层和氧化硅层形成至少32对导体/介电层对。在一些实施例中，所述方法还包括横向形成沿着字线方向延伸的多个狭缝结构，以将交替导体/介电质堆叠分隔为多个指存储区。在一些实施例中，所述方法还包括横向形成沿着字线方向延伸的两个平行阻隔结构，使得第一区域被两个平行阻隔结构从第二区域隔开，并夹设在两个相邻狭缝结构之间。在一些实施例中，所述方法还包括形成沿着与字线方向不同的位线方向横向延伸的阻隔结构，以横向地将第一区域与第二区域隔开。在一些实施例中，所述方法还包括形成阻隔结构以沿着与字线方向垂直的位线方向横向延伸。在一些实施例中，所述方法还包括形成阻隔结构，使得被阻隔结构围绕的第一区域在位线方向上的宽度大于在两个相邻狭缝结构之间的距离。在一些实施例中，所述方法还包括在相邻于阻隔结构的交替介电质堆叠中形成第二阶梯结构；在相邻于阻隔结构的阶梯结构上形成至少一个导电层，以互连在第二区域中位于交替导电/介电质堆叠上方的且在字线方向上在被阻隔结构围绕的第一区域的两侧的顶部选择栅。在一些实施例中，所述方法还包括形成至少两个阻隔结构，以围绕沿着位线方向平行延伸的至少两个第一区域。在一些实施例中，所述方法还包括形成多个阻隔结构，以围绕多个第一区域与第二区域分开，多个第一区域在位线方向上对齐，使得多个第一区域中的每一个第一区域在位线方向上夹设在两个相邻狭缝结构之间。在一些实施例中，所述方法还包括形成多个阻隔结构，使得被阻隔结构围绕的多个第一区域在位线方向上作为至少两列对齐。在一些实施例中，所述方法还包括在位线方向上夹设在两个相邻阻隔结构之间的至少一个狭缝结构中形成间隙，以用于互连相邻指存储区的字线。在一些实施例中，所述方法还包括形成阻隔结构将位于交替堆叠的边缘处的阶梯结构中的第一区域分隔开，其中阻隔结构的开口是在字线方向上在交替层堆叠的边缘处的。在一些实施例中，所述方法本文档来自技高网...

【技术保护点】
1.一种三维(3D)NAND存储器件，包括：设置在衬底上的交替层堆叠，所述交替层堆叠包括：包括交替介电质堆叠的第一区域，所述交替介电质堆叠包括多个介电层对，以及包括交替导体/介电质堆叠的第二区域，所述交替导体/介电质堆叠包括多个导体/介电层对；垂直延伸贯穿所述交替层堆叠的阻隔结构，以将所述第一区域与所述第二区域横向隔开；以及在所述第一区域中的多个贯穿阵列触点，每一个贯穿阵列触点垂直延伸贯穿所述交替介电质堆叠，其中，所述多个贯穿阵列触点中的至少一个贯穿阵列触点是与至少一个外围电路电连接的。

【技术特征摘要】
【国外来华专利技术】2017.03.08 CN 2017101356549;2017.03.08 CN 201710131.一种三维(3D)NAND存储器件，包括：设置在衬底上的交替层堆叠，所述交替层堆叠包括：包括交替介电质堆叠的第一区域，所述交替介电质堆叠包括多个介电层对，以及包括交替导体/介电质堆叠的第二区域，所述交替导体/介电质堆叠包括多个导体/介电层对；垂直延伸贯穿所述交替层堆叠的阻隔结构，以将所述第一区域与所述第二区域横向隔开；以及在所述第一区域中的多个贯穿阵列触点，每一个贯穿阵列触点垂直延伸贯穿所述交替介电质堆叠，其中，所述多个贯穿阵列触点中的至少一个贯穿阵列触点是与至少一个外围电路电连接的。2.根据权利要求1所述的存储器件，其中，所述阻隔结构包括氧化硅和氮化硅。3.根据权利要求1或2中的任一项所述的存储器件，其中，所述多个介电层对中的每一个介电层对包括氧化硅层和氮化硅层，以及所述多个导体/介电层对中的每一个导体/介电层对包括金属层和氧化硅层。4.根据权利要求1至3中的任一项所述的存储器件，其中：所述多个介电层对的数量是至少32；以及所述多个导体/介电层对的数量是至少32。5.根据权利要求1至4中的任一项所述的存储器件，还包括：多个狭缝结构，其均垂直延伸贯穿所述交替导体/介电质堆叠以及横向沿着字线方向延伸，以将所述交替导体/介电质堆叠分隔成多个指存储区。6.根据权利要求5所述的存储器件，其中：所述阻隔结构沿着所述字线方向横向延伸；以及所述第一区域是被所述阻隔区域从所述第二区域隔开的，以及夹设在两个相邻狭缝结构之间。7.根据权利要求5所述的存储器件，其中：所述阻隔结构沿着与所述字线方向不同的位线方向横向延伸，以将所述第一区域与所述第二区域横向隔开。8.根据权利要求7所述的存储器件，其中：所述位线方向是垂直于所述字线方向的。9.根据权利要求7或8中的任一项所述的存储器件，其中：被所述阻隔结构围绕的所述第一区域在所述位线方向上的宽度是大于在两个相邻狭缝结构之间的距离的。10.根据权利要求7至9中的任一项所述的存储器件，其中：被所述阻隔结构围绕的所述第一区域在所述字线方向上是夹设在两个顶部选择栅阶梯区域之间的。11.根据权利要求10所述的存储器件，其中：所述交替导体/介电质堆叠的在每一个顶部选择栅阶梯区域中的至少顶部两层具有阶梯结构。12.根据权利要求11所述的存储器件，还包括：在所述顶部选择栅阶梯区域中的所述阶梯结构上的至少一个导电层，并且所述至少一个导电层被配置为互连顶部选择栅，所述顶部选择栅在所述第二区域中的所述交替导体/介电质堆叠的上方并且在所述字线方向上在被所述阻隔结构围绕的第一区域的两侧。13.根据权利要求10至12中的任一项所述的存储器件，还包括：被对应的阻隔结构围绕的至少两个第一区域，每一个第一区域平行于所述位线方向延伸。14.根据权利要求7或8中的任一项所述的存储器件，还包括：多个阻隔结构，以从所述第二区域围绕多个第一区域，所述多个第一区域是在所述位线方向上对齐的；其中，所述多个第一区域中的每一个第一区域是在所述位线方向上夹设在两个相邻狭缝结构之间的。15.根据权利要求14所述的存储器件，其中：所述多个第一区域是在所述位线方向上至少对齐为两列的。16.根据权利要求14所述的存储器件，其中：在所述位线方向上被夹设在两个相邻阻隔结构之间的至少一个狭缝结构包括间隙，并且所述至少一个狭缝结构被配置为互连相邻指存储区的字线。17.根据权利要求7或8中的任一项所述的存储器件，其中：所述第一区域是通过所述阻隔结构与阶梯结构隔开的，所述阶梯结构在所述交替导体/介电层堆叠沿着所述位线方向的边缘上；以及所述阻隔结构的开口是在所述交替层堆叠沿着所述位线方向的边缘处的。18.根据权利要求17所述的存储器件，其中：所述第一区域在所述位线方向上的宽度是大于在两个相邻狭缝结构之间的距离的。19.根据权利要求17所述的存储器件，其中：所述第一区域在所述位线方向上的宽度是小于在所述阶梯结构中的两个相邻狭缝结构之间的最大距离的，所述阶梯结构在所述交替层堆叠沿着所述位线方向的所述边缘上。20.根据权利要求1至19中的任一项所述的存储器件，还包括：邻近于所述阻隔结构的多个虚设沟道结构，每一个虚设沟道结构垂直延伸贯穿所述交替导体/介电质堆叠。21.一种用于形成三维(3D)NAND存储器件的方法，包括：在衬底上形成包括多个介电层对的交替介电质堆叠，所述多个介电层对中的每一个介电层对包括第一介电层和不同于所述第一介电层的第二介电层；形成均垂直延伸贯穿所述交替介电质堆叠的至...

【专利技术属性】
技术研发人员：吕震宇，施文广，吴关平，万先进，陈保友，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42